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2017-06-08 发布于北京
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Verilog音乐播放器.docx

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Verilog音乐播放器

Verilog 音乐播放器 1、音符对照表 HYPERLINK /link?url=Oax-aXOjWdo-tES0iGNkpxGpVP0OhEL-Xm42WIvqvUhQ6NNAs96MmOyANcHu6FzUhDCWZ1jyBtk2yDCxPSPID750t4zb3JR4UqhtWebECOS /link?url=Oax-aXOjWdo-tES0iGNkpxGpVP0OhEL-Xm42WIvqvUhQ6NNAs96MmOyANcHu6FzUhDCWZ1jyBtk2yDCxPSPID750t4zb3JR4UqhtWebECOS 2、顶层结构 3、代码 3.1、顶层代码： module musicplayer_1 (clk,reset,Q); input clk; input reset; output Q; //---------------------------------------- wire clk_MHz; wire clk_4Hz; wire [5:0]Index;//64ge yinfu wire [10:0]Tone;//2048 //---------------------------------------- clkMHz u1 (clk,reset,clk_MHz);//bao chi qian hou shun xu yi zhi clk4Hz u2 (clk,reset,clk_4Hz); notetab u3 (clk_4Hz,reset,Index); rom u4 (Index,clk,Tone); singout u5 (clk_MHz,reset,Tone,Q); endmodule 3.2、U1代码 module clkMHz (clk,reset,clk_MHz);//bao chi qian hou shun xu yi zhi input clk; input reset; output clk_MHz; //---------------------------------------------- reg [5:0]Q1; reg clk_MHz_1; always @ (posedge clk or negedge reset) begin if (!reset) Q1=6d0;//Asy_rst else if (Q16d63) Q1=Q1+1b1;//0~63 64 circle else Q1=5d0; end //------------------------------------------------------------------------ always @ (posedge clk or negedge reset) begin if (!reset) clk_MHz_1=1b1;//zhi ning else if (Q1 == 6d63) clk_MHz_1=~clk_MHz_1; end //------------------------------------------------------------------------- assign clk_MHz=clk_MHz_1; endmodule 3.3、U2代码 module clk4Hz (clk,reset,clk_4Hz); input clk; input reset; output clk_4Hz; //-------------------------------------- reg [21:0]Q2; reg clk_4Hz_1; always @ (posedge clk or negedge reset) begin if (!reset) Q2=22d0;//Asy_rst else if (Q222d2499999) Q2=Q2+1b1;//0~9999999 circle else Q2=22d0; end //------------------------------------------------------------------------ always @ (posedge clk or negedge reset) begin if (!reset) clk_4Hz_1=1b1;//zhi ning else if (Q2 == 22d2499999) clk_4Hz_1=~clk_4Hz_1; end //--------------------------------------------------