FPGA设计验证关键要点.docVIP

FPGA设计验证关键要点 不同于ASIC设计，FPGA设计中的标准元件或客制化实作，一般欠缺大量的资源及准备措施可用于设计验证。由于可以重新程式化元件，更多时候验证只是事后的想法。本文将探讨在FPGA设计验证周期过程中使用的工具及技术，并逐一审视各项优缺点。有效验证降低设计风险FPGA设计验证的规画和预算安排的失败，可能瓦解整个产品开发计画；时程的延误会和光罩技术的再修正（respin）一样严重。由于失误可重新程式化加 以修正，验证的风险不高，因此并未把追踪及校正错误所需的成本纳入考量。尤其在复杂、多重时脉FPGA设计中，若将元件、系统及软件开发的交互影响考虑进 来，这个后果更可能会加大数倍。 一个良好验证技术和工具，在FPGA开发过程中可用来大量减少使用元件的风险。在此架构中，初始验证倾向于高阶中执行以发现总体功能上的错误，但当验证程 序进行到设计以全速操作所有功能的最终目标时，设计上的问题逐渐困难到令人难以理解。通常问题和资料及时序相关，有些问题很少碰到甚至要以全速执行验证数 小时甚至数天，才能侦测到它们发生一次；有些问题显然和一些模糊不清的事件有高度相关，当真的碰到时，必须先准备好测试环境以捕捉该问题并提供资料才能作 分析。 ? 多数模拟提供之验证并非完整 模拟将设计编译成一种以逻辑向量作为驱动的形式，该向量代表输入驱动信号.。设计中的行为模式可看成一种波形，设