第二章 PCB电气法则检验.pptVIP

　　　　　　概要　 当一个电路图基本设计完成后，紧接着一个非常重要的工作就是检查该电路中是否有错误—原理图设计规则检查。即要利用本软件对我们设计的电路进行电气法则测试，简称ERC。ERC能按照用户指定的物理、逻辑特性进行检测，为用户找出人为的疏漏和错误，如没有连接的网络标号、没有连接的电源、空的输出管脚、重复的元件标注编号等等，同时生成错误报表并在原理图中有错误的地方做出标记。 2.1 原理图电气法则检测 电气检查内容很多，但是最主要的是检查元件之间的相互连接。此外，在检测前应注意元件的隐藏脚（一般是电源管脚和接地管脚）。 执行菜单命令：“Tools | ERC”，系统会弹出Setup Electrical Rule Check电气测试规则对话框。该对话框包括Setup和Rule Matrix两个选项卡。下面将分别介绍这两个选项卡。 2.1.2 Rule Matrix选项卡 该选项卡如图2-2所示，用户可以通过它对引脚和端口的ERC检测规则进行设置。设置区域为一个矩阵，其中个小方块的颜色意义见参考图例。下面详细说明。 2.2 放置NO ERC符号 2.2.1 修改错误 １．绘图错误 （１）设计者错误地将两个或多个不同的电气类型的引角用导线连到了一起． （２）不同的两根或多根导线错误连在一起 （３）错误地使用图形直线而不时导线进行电气连接 （４）由于没有将锁定栅格打开，造成连线没有连接到引角导线或总线的端点上． 2.2.2 放置NO ERC符号 执行菜单命令：“Place | Directives | NO ERC”，动光标到所需放置之处，单击即可。然后再进行ERC检测，在放置NO ERC符号的地方不再产生错误报告。 第3章 原理图的报表生成 3.1 生成网络表 3.2 生成元件列表 3.3 生成层次项目组织列表 3.4 生成交叉参考元件列表 3.5 生成元件列表 3.6 建立项目元件库文件 3.1 生成网络表 所谓网络表就是元件名、封装、参数及元件之间的连接表，它是电路自动布线的灵魂，也是原理图设计软件SCH与印制电路设计软件PCB之间的接口。网络表的获取可以直接从电路原理图转化而来，也可从已布好的电路中获取网络表。 执行菜单命令：“Design | Create Netlist”，系统弹出Netlist Creation对话框，该对话框有Preferences和Trace Options两个选项卡，下面将分别介绍 3.1.1 设置Preferences选项卡 Preferences选项卡包含三个下拉列表选项和三个复选框，如图3-1所示。 ● Output Format下拉列表：选择网络表的格式，共38种。此处设置为Protel2格式，不容易出错。 ● Net Identifier Scope下拉列表：对多图纸项目设置网络标识符范围。 ● Sheet to Netlist下拉列表：选择图纸范围．例子中选Active Sheet。 3.1.2 设置Trace Options选项卡 单击Trace Options标签，可切换到Trace Options选项卡。该选项卡共有三大类五个复选项，如图3-2所示。 ● Enable Trace复选项：跟踪使能。选中该选项，则跟踪结果会存成*.TNG文件，而主文件名称和原理图主文件名一致。 ● Netlist before any resolving复选项：转换网络表时，将任何动作都加以跟踪，并形成跟踪文件*.TNG。 3.1.3 产生网络表 完成上面设置后，网络表设置也基本完成了，下面还需提出来让大家注意的几处设置： （1）在Net Identifier Scope下拉列表中选择Net Labels and Ports Global，此项设置使网络标号及I/O端口标号在整个项目内的所有电路中都有效。 （2）在Sheets to Netlist下拉列表中选择Active Sheet当前激活的图纸。 （3）在Trace Netlist Generation选项中选择Enable Trace，系统会跟踪网络文件的生成，并将跟踪结果存成*.TNG文件，其文件名与原理图的主文件名相同。 设置完后，单击OK，即可生成网络表 3.2 生成元件列表 元件列表主要是用于整理一个电路或一个项目文件中的所有文件，它主要包括元件的名称、标号、封装等内容。 3.3 生成层次项目组织列表 层次项目组织列表主要用于描述项目文件中所包含的各原理图文件的文件名，和相互的层次项目列表关系。 执行菜单命令：“Reports | Design Hierarchy”，系统自动产生报表文件，同时自动存为Documents. rep文件。 3.4 生成交叉参考