大学计算机原理--数字逻辑--第二章组合逻辑技巧.ppt

2、全加器FA(考虑由低位来的进位) (1)真值表 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 (2)表达式 ①从真值表得： FA Ci-1 Ci Si Ai Bi 全加器 (三)多位加法器 并行加法器：两个n位数相加，由n个全加器组成，每个全加器的输入为Ai，Bi，Ci-1。 (A，B的n位同时提供给全加器) 1、串行进位 FA4 FA3 FA2 FA1 A4 B4 A3 B3 A2 B2 A1 B1 S4 S3 S2 S1 C0 C1 C2 C3 C4 简单，运算速度不高(低位的进位影响高位的运算,2n级延迟) 例：两个4位二进制数相加(A4A3A2A1，B4B3B2B1) 2、超前进位 设计思想：每位的进位信号Ci只与加数Ai、被加数Bi以及 最低位进位C0有关，而与相邻低位的进位Ci-1无关。 实现：各位的进位信号同时产生。 例：两个4位二进制数相加(A4A3A2A1 ，B4B3B2B1) Gi：进位产生变量 Gi =AiBi Pi：进位传递变量 Pi=Ai Bi Gi和Pi仅与Ai、Bi相关 由Gi和Pi 3、4位超前进位加法器74LS283 (1)逻辑结构示意图 FA3 A3 B3 P3 G3 C3 S3 FA1 A1 B1 P1 G1 C1 S1 FA2 A2 B2 P2 G2 C2 S2 FA4 A4 B4 P4 G4 C4 S4 超 前 进 位 电 路 PI GI C0 S4 S3 S2 S1 CO A4 A3 A2 A1 CI B4 B3 B2 B1 74LS283 (2)逻辑示意图 利用加法器实现组合逻辑 例：设计一个能将BCD码转换为余3码的代码转换器 分析： 由余3码与BCD码的代码表可知，余3码的函数表达式为： Y3Y2Y1Y0=DCBA+0011 四位全加器 C0 C B A 1 A0 A1 A2 A3 B0 B1 B2 B3 0 0 C4 S0 S1 S2 S3 Y0 Y1 Y2 Y3 D 利用4位全加器实现 余3码 0011 BCD码 投票系统 A B Ci-1 Σ Ci 1234 1234 A B C0 A B Ci-1 Σ Ci C4 1234 Σ BCD-7段译码器 · · · · 全加器1 全加器2 并行加法器1 A B Ci-1 Σ Ci 1234 1234 A B C0 A B Ci-1 Σ Ci C4 1234 Σ BCD-7段译码器 · · · · 全加器3 全加器4 并行加法器2 YES NO +V · · · · · 按钮 YES NO 逻辑是 逻辑否 · 电路中每一个10KΩ电阻与一个全加器输入连接 1 2 3 4 5 6 七、奇偶校验器 一、定义：利用奇偶校验方法对传输的二进制数进行检错的组合逻辑电路。 校验码 发送方：奇数个“1” 接收方：奇数个“1” 奇校验：使用奇数个“1”的方案 进行校验 信息码 输入I0~I8中1的个数 Fod 偶数 0 奇数 1 信息位I0~I7 校验位I8 Fev 1 0 74LS280 七、奇偶校验器 七、奇偶校验器 习题 循环码 8421BCD A B C D F1 F2 F3 F4 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 0