用vhdl在quartusII实现和或非.docVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
用vhdl在quartusII实现和或非

与门 Library ieee; Use ieee.std_logic_1164.all; Entity an is Port(d1,d2 : in std_logic; op : out std_logic); End an; Architecture m1 of an is Begin op= 1 when(d1= 1 and d2= 1)else 0; End m1; 或门 Library ieee; Use ieee.std_logic_1164.all; Entity oor is Port(d1,d2 : in std_logic; op : out std_logic); End oor; Architecture m1 of oor is Begin op=0 when(d1=0 and d2=0)else 1; End m1; 非门 Library ieee; Use ieee.std_logic_1164.all; Entity nt is Port(d1: in std_logic; op : out std_logic); End nt; Architecture m1 of nt is Begin op=0when(d1=1 )else 1; End m1;

文档评论(0)

185****7617 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档