第1章VHDL语言基础.pptVIP

第1章 VHDL语言基础 1.1 VHDL程序基本结构 1.2 VHDL程序的实体 1.3 VHDL程序的结构体 2输入与非门NAND2的逻辑描述 -- IEEE库及其中程序包的使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体NAND2的说明 ENTITY NAND2 IS PORT(A，B：IN STD_LOGIC； Y：OUT STD_LOGIC)； END ENTITY NAND2； --实体NAND2的结构体ART1的说明 ARCHITECTURE ART1 OF NAND2 IS BEGIN Y=A NAND B； END ARCHITECTURE ART1； MY74LS00的逻辑描述 -- IEEE库及其中程序包的使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体MY74LS00的说明 ENTITY MY74LS00 IS PORT(A1，B1，A2，B2，A3，B3，A4，B4： IN STD_LOGIC； Y1，Y2，Y3，Y4： OUT STD_LOGIC)； END ENTITY MY74LS00； --实体MY74LS00的结构体ART2的说明 ARCHITECTURE ART2 OF MY74LS00 IS --元件调用声明 COMPONENT NAND2 IS PORT(A，B：IN STD_LOGIC； Y：OUT STD_LOGIC)； END COMPONENT NAND2； --元件连接说明 BEGIN U1：NAND2 PORT MAP(A=A1，B=B1，Y=Y1)； U2：NAND2 PORT MAP(A=A2，B=B2，Y=Y2)； U3：NAND2 PORT MAP(A3， B3， Y3)； U4：NAND2 PORT MAP(A4， B4， Y4)； END ARCHITECTURE ART2； 三、VHDL程序的基本结构 【例1：】 ENTITY MCK IS GENERIC(WIDTH：INTEGER:=16)； PORT( ADD_BUS：OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)) ； ... 注：此处，GENERIC语句对实体MCK作为地址总线的端口 ADD_BUS的数据类型和宽度作了定义，即定义ADD_BUS为一个16位的位矢量。 【例2：】 2输入与门的实体描述。 ENTITY AND2 IS GENERIC(RISEW：TIME:=1ns；FALLW：TIME:=1ns)； PORT( A1：IN STD_LOGIC； A0：IN STD_LOGIC； Z0：OUT STD_LOGIC )； END ENTITY AND2； 数据类型 IEEE1706标准规定的数据类型为布尔型(Boolean)、位型(Bit)、位矢量型(Bit-vector)和整数型(Integer)等。 在实用中，端口描述中的数据类型主要有两类：位（BIT）和位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值是一个1位的二进制数，取值只能是0或1；若端口定义为BIT_VECTOR，则其信号值是一组二进制数。 每个实体可以有多个结构体，每个结构体对应着实体不同结构和算法实现方案，其间的各个结构体的地位是同等的，它们完整地实现了实体的行为，但同一结构体不能为不同的实体所拥有。 结构体不能单独存在，必须有界面说明，即实体。对于具有多个结构体的实体，必须用CONFIGURATION(配置)语句指明用于综合的结构体和用于仿真的结构体，即在综合后的可映射于硬件电路的设计实体中，一个实体只对应一个结构体。 在电路中，如果实体代表一个器件符号，则结构体描述了这个符号的内部行为。当把这个符号例化成一个实际的器件安装到电路上时，则需用配置语句为这个例化的器件指定一个结构体(即指定一种实现方案)，或由编译器自动选一个结构体。 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]； * 一、VHDL程序设计约定 语句结构描述中方括号“[ ]”内的内容为可选内容。 对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。 程序中