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32位浮点加法器设计 苦行僧宫城 摘要：运算器的浮点数能够提供较大的表示精度和较大的动态表示范围，浮点运算已成为现代计算程序中不可缺少的部分。浮点加法运算是浮点运算中使用频率最高的运算。因此，浮点加法器的性能影响着整个CPU的浮点处理能力。文中基于浮点加法的原理，采用Verilog硬件描述语言设计32位单精度浮点数加法器，并用modelsim对浮点加法器进行仿真分析，从而验证设计的正确性和可行性。 关键词： 浮点运算 浮点加法器 Verilog硬件描述语言 Studying on Relation of Technology and Civilization 苦行僧宫城 (School of Mechatronic Engineering and Automation, Shanghai University, Shanghai , China) Abstract: The floating-point arithmetic provides greater precision and greater dynamic representation indication range, with floating point calculations have become an indispensable part of the program. Floating-point adder is the most frequently used floating point arithmetic. Therefore, the performance of floating point adder affecting the entire CPU floating point processing capabilities. In this paper the principle-based floating-point addition, Verilog hardware description language design 32-bit single-precision floating-point adder and floating-point adder using modelsim simulation analysis in order to verify the correctness and feasibility of the desig小组成员及任务分配： 1浮点数和浮点运算 1.1浮点数 浮点数是属于有理数中某特定子集的数的数字表示，在计算机中用以近似表示任意某个实数。具体的说，这个实数由一个整数或定点数（即尾数）乘以某个基数（计算机中通常是2）的整数次幂得到，这种表示方法类似于基数为10的科学记数法。 其中s为符号位，s为1 时表示负数，s为0时表示正数；e为指数，取值范围为[1，254]，0和255表示特殊值；f有22位，再加上小数点左边一位隐含的1总共23位构成尾数部分。 1.3 浮点运算 浮点加法运算由一些单独的操作组成。在规格化的表示中，对于基为2的尾数的第1个非0位的1是隐含的,因此,可以通过不存储这一位而使表示数的数目增加。但在进行运算时不能忽略。浮点加法一般要用以下步骤完成: a) 指数相减:将2个指数化为相同值,通过比较2个指数的大小求出指数差的绝对值ΔE。 b) 对阶移位: 将指数较小的操作数的尾数右移ΔE位。 c) 尾数加减:对完成对阶移位后的操作数进行加减运算。 d) 转换:当尾数相加的结果是负数时,要进行求补操作,将其转换为符号2尾数的表示方式。 e) 前导1 和前导0 的判定:判定由于减法结果产生的左移数量或由于加法结果产生的右移数量。 f) 规格化移位:对尾数加减结果进行移位,消除尾数的非有效位,使其最高位为1。 g) 舍入:有限精度浮点表示需要将规格化后的尾数舍入到固定结果。 由以上基本算法可见,它包含2 个全长的移位即对阶移位和规格化移位,还要包括3 个全长的有效加法,即步骤c 、d、g。由此可见,基本算法将会有很大的时延。 32位浮点加法器设计与实现 基于上述浮点数的加法运算规则，我们小组主要的设计思路是： 前端处理，还原尾数 指数处理，尾数位移使指数相等 尾数相加尾数规格化处理后端处理，输出浮点数Verilog 实验报告总结 此次实验，从国庆过后开始，28日结束，在小组三个人的共同努力下，克服多次失败过后，终于把波形调了出来。实验过程中遇到了许多在之前没有遇过过的问题，其中文件关联尤为突出，还有一些Verilog的语法问题，通过这次实验，学到了许多实际编程有用的东西，特别是对Top_dowm和bottom-