数字逻辑第3章-组合逻辑电路.ppt

I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 １ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ １ ０ ０ ０ ０ ０ ０ ０ ０ １ ０ ０ １ ０ ０ ０ ０ ０ ０ １ ０ ０ ０ ０ １ ０ ０ ０ ０ ０ １ １ ０ ０ ０ ０ １ ０ ０ ０ １ ０ ０ ０ ０ ０ ０ ０ １ ０ ０ １ ０ １ ０ ０ ０ ０ ０ ０ １ ０ １ １ ０ ０ ０ ０ ０ ０ ０ ０ １ １ １ １ 表3-4 编码器输入输出的对应关系 设输入信号为1表示对该输入进行编码。 任何时刻只允许输入一个编码请求 表达式、电路图？ 其它输入取值组合不允许出现，为无关项。 3位二进制编码器的真值表 得逻辑表达式： (利用约束项化简) 3.2.2 优先编码器 在优先编码器中，允许同时输入两个以上的有效编码请求信号。 　　当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。 　　优先级别的高低由设计者根据输入信号的轻重缓急情况而定。如根据病情而设定优先权。 表3-5 74LS148电路的功能表 例：八线—三线优先编码器74LS148 　　74LS148的逻辑功能描述： 　　 (1) 编码输入端：逻辑符号输入端 　上面均有“—”号，这表示编码输入低电平有效。　 I0~I7 低电平有效 允许编码，但无有效 编码请求 优先权最高 　　(2) 编码输出端　　　　　 ：从功能表可以看出，74LS148编码器的编码输出是反码。 Y2、Y1、Y0 （3） 选通输入端：只有在 = 0时，编码器才处于工作状态；而在 = 1时，编码器处于禁止状态，所有输出端均被封锁为高电平。 S S 禁止状态 工作状态 允许编码，但无有效编码请求 正在优先编码 　　（4）选通输出端YS和扩展输出端YEX：为扩展编码器功能而设置。 1、半加器 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 7.1.1 二进制并行加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 加法器的级连 集成二进制4位超前进位加法器芯片 3 加法器的应用举例 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 C0-1＝0时，B?0=B，电路执行A+B运算；当C0-1＝1时，B?1=B，电路执行A－B=A+B运算。 二-十进制加法器 修正条件 加6调整 译码器和编码器 二 进制译码器 二-十进制译码器 显示译码器 二进制编码器 二-十进制编码器 译码器 编码器 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。 1 二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。 译码器就是把一种代码转换为另一种代码的电路。 3位二进制译码器 真值表 输入：3位二进制代码输出：8个互斥的信号 逻辑表达式 逻辑图 电路特点：与门组成的阵列 集成二进制译码器74LS138 A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 　、　为选通控制端。当G1＝1、　　　　 时，译码器处于工作状态；当G1＝0、　　　　　时，译码器处于禁止状态。 真值表 输入：自然二进制码 输出：低电平有效 如上真值表可知:输出是低电平有效,各输出端的表达式如下: ··· ··· 用 与非 组成的 3 线 / 8 线译码器 74 LS 138 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y ＆ ＆ ＆ ＆ ＆ ＆ ＆ ＆ 1 1 1 1 1 1 ＆ 1 0 G 1 G 2 G 3 G 4 G 5 G 6 G 7 G S S G 1 E E2A E2B 0 A 1 A 2 A （ a ） 74 LS 138 的电路 （ b ） 简化符号 7 4 L S 1 3 8 译 码 器 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y E1 E2A E2B 0 A 1 A 2 A A 0 74LS138 A 1 A 2 7