第5章 VHDL设计技术深入课件.pptVIP

EDA技术及其应用 第5章 VHDL设计技术深入 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.1 深入讨论数据对象 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.2 双向和三态电路信号赋值 5.3 IF语句概述 5.3 IF语句概述 5.3 IF语句概述 5.3 IF语句概述 5.3 IF语句概述 5.3 IF语句概述 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.4 深入了解进程语句 5.5 并行语句特点 5.6 仿真延时 5.6 仿真延时 5.6 仿真延时 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.7 实体与相关语句语法 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 5.8 直接数字综合器(DDS)设计 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 【例5-23】 LIBRARY IEEE; --32位加法器模块 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER32B IS PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END ADDER32B; ARCHITECTURE behav OF ADDER32B IS BEGIN S = A + B; END behav; 【例5-24】--32位寄存器模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT ( Load : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END REG32B; ARCHITECTURE behav OF REG32B IS BEGIN PROCESS (Load, DIN) BEGIN IF Load‘ EVENT AND Load = 1 THEN -- 时钟到来时，锁存输入数据 DOUT = DIN; END IF; END PROCESS; END behav;