《数字芯片设计实训》实验指导书.doc

数字芯片设计实训 实验指导书 编写人：许一男 审核人：金永镐 延边大学工学院 电子信息通信学科 目　 录 一、基础实验部分 实验一 Quartus Ⅱ软件安装与测试…………………………………………………11 实验二 全加器的Verilog HDL程序设计与FPGA应用……………………………11 实验三 串行进位加法器的Verilog HDL程序设计与FPGA应用………………11 实验四 选择器的Verilog HDL程序设计与FPGA应用……………………………11 实验五 译码器的Verilog HDL程序设计与FPGA应用……………………………11 实验六 编码器的Verilog HDL程序设计与FPGA应用……………………………11 实验七 比较器的Verilog HDL程序设计与FPGA应用……………………………11 二、选做实验部分 实验八 移位器的Verilog HDL程序设计与FPGA应用……………………………11 实验九 存储器的Verilog HDL程序设计与FPGA应用……………………………11 实验十 串行/并行转换器的Verilog HDL程序设计与FPGA应用……………11 实验十一 触发器的Verilog HDL程序设计与FPGA应用………………………11 实验十二 计数器的Verilog HDL程序设计与FPGA应用………………………11 三、创新实验部分 实验十三 时序电路系统设计与FPGA应用…………………………………………11 实验十四 ModelSim软件安装与测试 ………………………………………………11 实验十五 FPGA设计与逻辑分析仪的应用…………………………………………11 实验一 Quartus Ⅱ软件安装与测试 一、实验目的 1. 熟悉Quartus Ⅱ软件的安装。 2. 熟悉ADS软件的安装。 二、实验仪器及材料 1. 电脑 2. Quartus Ⅱ软件 3. ADS软件 三、预习要求 1. 预习半加器的工作原理。 2. 预习半加器的Verilog HDL程序设计。 四、实验内容 首先总体上介绍数字芯片设计的软件环境， 然后按照以下顺序来进行安装软件-《Quartus Ⅱ软件安装、设置license、安装ADS软件》。软件安装结束之后设计半加器的Verilog HDL程序，并进行功能仿真和时序仿真。 内容1. Quartus Ⅱ软件安装 （1）在D盘里创建“quartus40”的文件夹，并在此文件夹里安装Quartus Ⅱ软件的相关程序； （2）执行“install”，并进行安装Quartus Ⅱ软件。 内容2. 设置license （1）复制老师提供的“sys_cpt.dll”文件，并覆盖在“D:\quartus40/bin”文件夹里的sys_cpt.dll文件； （2）复制老师提供的“license.dat”文件，并粘贴在“D:\quartus40”文件夹里面； （3）运行\CMD\ipconfig/all，复制Physical Address（如；000AA7B50010）； 记事本来打开“D:\quartus40\ license.dat”文件； 所有的HOSTID 数据替换成Physical Address数据，并保存； 内容3. 安装ADS软件。 内容4. 设计半加器的Verilog HDL程序； （1）在E盘里创建ha的文件夹，并在此文件夹里保存半加器的相关程序； （2）半加器的程序设计； module HA (x, y ,S, C); input x, y; output S, C; xor (S, x, y); and (C, x, y); endmodule （3）半加器的逻辑电路结构； （4）进行功能仿真和时序仿真，并验证。 五、实验报告 1. 设计出半加器的真值表。 2. 利用Quartus Ⅱ调试出真值表相应的输入/输出波形图，并进行分析。 六、思考题 1. 理论上的波形图和Quartus Ⅱ软件来仿真出来的波形图之间存在什么关系？为什么？ 实验二 全加器的Verilog HDL程序设计与FPGA应用 一、实验目的 1. 利用半加器来设计全加器。 2. 熟悉模块化设计方法和调用程序方法。 3. 熟悉使用FPGA与逻辑分析仪。 二、实验仪器及材料 1. 电脑 2. Quartus Ⅱ软件及ADS软件 3. FPGA开发板 4. 逻辑分析仪 三、预习要求 1. 预习全加器的工作原理。 2. 预习半加器、全加器的Verilog HDL程序设计。 四、实验内容 首先总体上介绍系统级的模块化设计方法，