Arria10收发器PHY用户指南-Altera.PDF

Arria 10 收发器PHY 用户指南 订阅 UG-01143 101 Innovation Drive 2014.08.15 San Jose, CA 95134 反馈 内容 Arria 10 收发器 PHY 概述 1-1 器件收发器的布局 1-3 Arria 10 GX 器件收发器的布局1-3 Arria 10 GT 器件收发器的布局1-8 Arria 10 GX 和 GT 器件的封装详情 1-12 Arria 10 SX 器件收发器的布局1-13 Arria 10 SX 器件的封装详情 1-15 收发器 PHY 体系结构概述 1-15 收发器 Bank 的体系结构 1-15 PHY 层收发器组件 1-19 收发器锁相环1-21 时钟生成模块 (CGB) 1-22 校准 1-22 实现 Arria 10 收发器中的协议2-1 收发器设计 IP 模块2-1 收发器设计流程2-2 选择和例化 PHY IP 内核2-2 配置 PHY IP 内核 2-4 生成 PHY IP 内核 2-5 选择 PLL IP 内核2-5 配置 PLL IP 内核2-7 生成 PLL IP 内核2-7 复位控制器 2-7 创建重配置逻辑2-7 连接 PHY IP 到 PLL IP 和复位控制器2-8 连接收发器数据通路到 MAC IP 内核或者到数据生成器或分析器 2-8 编译设计2-8 验证设计的功能性 2-8