数字集成电路实验报告—曹鹏益.docxVIP

大连理工大学本科实验报告课程名称：CMOS数字集成电路设计实验学院（系）：电子科学与技术专业：集成电路与集成系统班级： 1201 学号： 201281141学生姓名：曹2015年5月9日四位全加器电路及版图的设计与验证实验要求1、单元电路实现，两种实现方式都可以，一：2输入门；二：复杂CMOS门。2、由单元电路连接成4位加法器。3、Chartered 0.35工艺。4、通过波形仿真、DRC、LVS。实验内容与原理该逻辑可以有两种方法实现：1、2输入门2、复杂CMOS门综合考虑速度，电路的面积等因素，我最终选用传输管逻辑组成的异或门实现四位全加器。因为传输管逻辑较快，而且用的晶体管数量少，版图面积小。一位加法器的电路图如下：一位加法器的电路图由单元电路连接成4位加法器实验步骤首先熟悉cadence软件的使用，练习反相器的原理图和版图绘制，并仿真，运行DRC LVS 规则检查。1、inv电路图如下：2、INV波形仿真波形及延时：反相器延时13.14-12.7=0.44ns3、INV版图设计（已通过lvs和drc）4、一位加法器电路图如下：5、一位加法器仿真波形及延时如下：根据仿真波形测得，最长延时为：1.089ns-1.049ns=0.050ns所以最长路径延时为0.050ns6、一位全加器连成四位全加器的仿真波形及延时延时1.192-1.049=0.143ns7、一位加法器版图如下（已通过DRC、LVS）：面积 22*12=2648、四位加法器电路图如下9、四位加法器版图如下：版图面积：50*26=130010、四位加法器DRC报告如下：11、四位加法器LVS报告如下：实验结果本实验采用传输管组成的异或门搭建电路，完成了4位加法器电路及版图的设计与验证。经仿真计算，一位加法器级联组成的四位全加器最长延时为：1.192-1.049=0.143ns，一位全加器的版图面积为22*12=264.四位全加器版图面积为50*26=1300实验体会通过这次实验学习了cadence软件，使我对cadence的使用有了初步的了解，更加理解了集成电路制造的过程，同时也明白经验和坚持对一个设计人员的重要性。画版图时我们也有几点需要注意的地方1、避免使用长栅。多晶硅相对于金属电阻率太大。影响电路性能。2、画版图一定要一边画版图，一边DRC验证，否则最后错误堆积导致前面所有的工作都白做，全得删了重新做。3、记住一些快捷键会使工作速率提升很多。4、经过这次实验，学会了如何改正drc和lvs中出现的错误。5、电路尽量模块化，容易检查出错误并改正，一下画出一个四位的全加器找错误都找不到，一定要模块化，在整体的系统中调用已经正确的模块。6、版图最好设计规整，PMOS集中在一块，NMOS集中在一块。7、叉指结构可以节省版图面积。8、采用传输门构成的全加器的速度比采用标准cmos的电路速度更快。9、学会了通过分析电路，修改管子的宽长比来提高电路的性能。总之通过这次实验学会了好多东西，同时也发现了自己的不足，该学习的东西还有很多，需要更加努力。