4章 组合逻辑电路(五版).pptVIP

结论： 当两数相减且差为负数（V=1）时，求补相加法是以补码的形式存在。若要以原码形式输出，须将它的数值位再求补得到原码形式，即直接作减法的结果（注：符号位V保持不变为1）。 （2）A-B 0的情况 设A=0001，B=0101 直接作减法 0 0 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 （A） （B反） 1 （加1） 1 1 1 0 0 （进位反相） （借位） 求补相加法 1 1 0 0 0 0 1 1 1 （加1） 0 1 0 0 1 （取反） 符号位V不变 数值位 由符号决定求补的逻辑图 =1 B3 A3 A0 A2 A1 D3′ D2′ D1′ B2 B1 B0 D0′ 74HC283 V 借位信号 =1 =1 =1 S3 S2 S1 S0 D3 D2 D1 D0 C-1 CO 若以原码形式输出时需要加下一级求补电路： 原码的形式输出 回顾： 由于V取值只可能为0或1，因此得： = （2）A-B 0的情况 设A=0001，B=0101 上一级电路D3D2D1D0输出为1 1 0 0，V=1，C-1=V=1，输入该级电路后，由 得： D3’D2’D1’D0’= 0 0 1 1 + 1= 0 1 0 0 ，输出原码形式。 分两种情况分析： （1）A-B?0的情况 设A=0101，B=0001 上一级电路D3D2D1D0输出为0 1 0 0，V=0，C-1=V=0，输入该级电路后，由 得： D3’D2’D1’D0’= 0 1 0 0，维持原码。 由以上分析得出：两级电路共同组成输出为原码的完整的4位减法运算电路。 B3 A3 A0 A2 A1 B2 B1 B0 1 1 1 1 1 D3′ D2′ D1′ D0′ C-1 1 74HC283(0) 借位信号 =1 B3 A3 A0 A2 A1 B2 B1 B0 74HC283(1) V =1 =1 =1 S3 S2 S1 S0 D3 D2 D1 D0 C-1 B3 A3 A0 A2 A1 B2 B1 B0 S3 S2 S1 S0 CO C-1 CO 输出为原码的4位减法运算逻辑图 4、集成算术/逻辑单元（ALU） 功能：能够完成一系列的算术运算和逻辑运算。 双极型ALU74LS181： 能够对两个4位数据A和B进行16种算术 应用： 若干片4位ALU与超前进位产生器连接，实现对ALU位数的扩展。 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 4.5 组合可编程逻辑器件 4.5.1 PLD的结构、表示方法及分类 4.5.2 组合逻辑电路的PLD实现 退出 4.5.1 PLD的结构、表示方法及分类 1、PLD的结构 一般框图 × × × × × × × × × × × × × × × × 与门阵列 或门阵列 B A 输入 Y Z 输出 基本电路结构 2、PLD的表示方法 × (a) 硬线连接单元 (b) 可编程“接通”单元 (c) 可编程“断开”单元 连接方式 (a) 与门 A A A × × × L1 A B C × × × L2 A B C × × × L3 × A A B B × L3 A A B B L4 A A B B (b) 或门 (d) 输出为1的状态 (c) 输出恒等于0的与门 A EN A A A EN 基本门电路的表示方法 SIMOS管开关 在漏、栅极之间加高压，使漏极和衬底之间的PN结反向击穿，产生大量高能电子堆积在浮栅上，使浮栅带电；加紫外线或X射线时浮栅放电。 Flotox MOS管开关 D1接地，G1接高压俘获电子； G1接地，D1接高压 释放电荷。用高压脉冲，不用紫外线或X射线。 快闪叠栅MOS管开关 2、PLD的分类 B A L1 L0 或阵列 可编程 与阵列 固定 × × × × × × × × × × × × × × × × × × × × × × × × B A L1 L0 或阵列 可编程 与阵列 可编程 × × × × × × × × × × × × × × × × × × × × × × × × B A L1 L0 或阵列 固定 与阵列 可编程 PROM P