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Verilog HDL Verilog HDL 程序设计教程 程序设计教程 Verilog HDL程序设计教程 Verilog HDL程序设计教程 Verilog HDL Verilog HDL 程序设计教程 程序设计教程 第9章 设计方法与设计技巧的探讨 ◆ 流水线设计技术（Pipeline Design ） 主要内容 ◆ 资源共享（Resource Sharing ） ◆ 多层次结构电路的设计 流水线设计技术（Pipeline Design ） 流水线设计技术（Pipeline Design ） 流水线设计是用于提高所设计系统运行速度的一种 有效的方法。 为了保障数据的快速传输，必须使系统运行在尽可 能高的频率上，但如果某些复杂逻辑功能的完成需 要较长的延时，就会使系统很难运行在高的频率 上，在这种情况下，可使用流水线技术,即在长延时 的逻辑功能块中插入触发器,使复杂的逻辑操作分步 完成,减小每个部分的处理延时,从而使系统的运行 频率得以提高. 流水线设计技术（Pipeline Design ） 流水线设计技术（Pipeline Design ） 其他 输入 其他 输出 逻辑 长延时逻辑 逻辑 t 其他 寄 寄 输入 其他 输出 逻辑 存 存 逻辑 器 器 t/3 t/3 t/3 流水线设计示意图 流水线设计与非流水线设计的比较 流水线设计与非流水线设计的比较 非流水线方式实现的8位全加器 非流水线方式实现的8位全加器 module adder8(cout,sum,ina,inb,cin,clk); output[7:0] sum; output cout; input[7:0] ina,inb; input cin,clk; reg[7:0] tempa,tempb,sum; reg cout; reg tempc; always @(posedge clk) begin tempa=ina; tempb=inb; tempc=cin; //输入数据锁存 end always @(posedge clk) begin {cout,sum}=tempa+tempb+tempc; end endmodule 流水线设计与非流水线设计的比较 流水线设计与非流水线设计的比较 first second third forth 二 cin 位 第 全 第 二 第 第 第 0 加 1 位 2 3