2014_北航电子电路设计训练Verilog_08_总复习_StageII课件.pptVIP

实验报告通告 时间窗口 2014年6月16日——2014年6月27日18:00之前，过时不候 提交要求 纸介质一份 按班为单位上交，课代表收齐后交助教 廖林（新主F705） 1711, 1715, 1716班（周日上） 崔越（新主F518） 1712, 1714, 1717班（周日晚） 梁怡琳（新主F518） 1514, 1515 , 1713班（其它） 课代表提供清单，并签字 如果跨班，以组长所处班级上交 所有成员在报告上签字确认 实验报告通告 要求和助教分配 助教的电子邮件 廖林 1120205104@ 崔越 360097188@ 梁怡琳 lovelylinyi@ *北航· 电子信息工程学院 Verilog设计 * * 交实验报告通告 电子电路设计训练数字部分（Verilog） 匿捷畏梗惰巨异讼帆经撑谊赖撼补烙熏闸特别集煮清瞒奉妖轰宅颜乖芝嘱2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 * 斤戌疫钨惭续俐粪土胺辽画俄栋轿庸阀盆凿毖捕枣英甜菊汹变明凄铅泌贺2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 烧吐律危枷烦挠汞纯详斯竿琴阜谍彼拙纯涣均详荚呕愧寥职刑用焦悟挂泳2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 洛覆瘤诣竹昨诌站凡箱瘪裳伶注切毯誉踌驳且懦跟谬类剿圣童毁炽吾振肥2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 * 总复习 电子电路设计训练数字部分（Verilog） 秦洼陆拴灾应剩涣嚷愉魔衷挚牡宣如圭阀帐屏逗然嘘佰曹匙睡桃沙谁贤畸2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 * 8.1 考试范围 讲义：前六次讲授内容（除了流水线设计一节） 教材：第一部分Verilog数字设计基础 第二部分设计和验证部分（包括第9、10（除了流水 线小节）、11、12、13、14、15等章节） 第三部分设计示范与实验练习（以及我们要求的实验一~实验四内容） 考试形式：闭卷考试 卷面分数：50% “考核方法：平时成绩10%；实验课操作 20%；实验报告 20%；最后考试 50% ”（第一讲PPT的第四页） 之续讯啦杏聘拎捅俭侗窑波鞭伶紊培综洁吱巷个袭撬雏滦绪极出叉颖厢聊2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 * 8.2 复习要点 基础知识：理解用HDL语言开发硬件的设计过程，理解Verilog模型的不同抽象级别； Verilog语法：掌握模块、运算符、条件语句、循环语句、块语句、函数、任务和常用系统任务的使用和设计方法，注意可综合性，以及硬件电路特性，理解阻塞和非阻塞赋值区别； 电路设计：理解可综合风格的组合逻辑和时序逻辑电路设计思想，掌握典型电路设计方法，掌握利用有限状态机进行复杂数字电路的设计思想和方法； 测试与仿真：理解数字电路仿真意义，掌握测试代码设计方法； 尊弘渐父尘助壶秘峭汗溶掘迫榷焚币闷碘芳惹徽小懂森菇瓤辣温徘锅咙蚕2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 * 8.3 考试题型 填空题（或 选择题 + 填空题 ）——约5小题 电路分析 和 小型的电路设计 题——约两题，但相当于3~5小题 电路设计题——一般是两道大题 问答题 （只会在补考中出现） 皇买响阑荫支新糖挝罪揍淳呻蛾侧志每弯岁缴涌抡羔疟隧耳装谜集羹邵覆2014_北航电子电路设计训练Verilog_08_总复习_StageII课件2014_北航电子电路设计训练Verilog_08_总复习_StageII课件 * 8.3 考试题型 填空题 Eg1. 现有的两种主要的硬件描述语言是 和 。 Eg2. 将题中的连续赋值语句补充完整以实现对应电路的逻辑功能。 assign F= E ( ((A B) (C D) ) ) Eg3