基本SR触发器相关概念.docVIP

集成触发器的概念及分类 触发器在某一时刻的输出状态（称为次态）不仅取决于输入信号，还与触发器原状态（称为现态）有关。触发器具有记忆功能。 集成触发器具有以下特点：(1) 它有两个稳定状态，即0态和1态；(2) 在一定的外界输入信号作用下，触发器从一个稳定状态转到另一个稳定状态；(3) 在输入信号消失后，能将新的电路状态保存下来。在数字电路中，集成触发器是构成计数器、寄存器和移位寄存器等电路的基本单元，也可作为控制逻辑电路使用。 所谓的稳定状态，是指在没有外界信号作用时，触发器电路中的电流和电压均维持恒定的数值。 集成触发器逻辑功能的描述方法可用真值表、函数表达式、时序图(输入、输出信号 对应波形图)等方法来表示。 触发器的种类很多，主要从电路功能分为：SR、JK、D、T、Tˊ五种触发器；从触发器的输入端是否有时钟脉冲CP来说，分为有时钟输入的时钟触发器和无时钟输入的基本触发器；从触发方式分为：电平触发和边沿触发，边沿触发器抗干扰能力强；从器件导电类型上看有TTL触发器和CMOS触发器等。 基本SR触发器 （一） 电路结构 基本SR触发器是由两个与非门作正反馈连接而构成的，如图4.1（a）所示。它有两个输入端、（低电平有效），、是它的两输出端，且输出状态是互补的，当=1、=0时，称触发器为1态；当=0、=1时，称触发器为0态；而与状态相同时，既不是0态，也不是1态，是不允许状态。它的逻辑符号如图4.1（b）所示。 （二）工作原理 由图4.1（a）分析逻辑关系如下： 1. 保持状态。当输入端接入==1的电平时，如果基本SR触发器现态=1、=0，则触发器次态=1、=0；若基本SR触发器的现态=0、=1，则触发器次态=0、=1。即==1时，触发器保持原状态不变。 2. 置0状态。当=1，=0时，如果基本SR触发器现态为=1、=0，因=0，会使=1，而=1与=1共同作用使端翻转为0；如果基本SR触发器现态为=0、=1，同理会使=0，=1。只要输入信号=1，=0，无论基本SR触发器的输出现态如何，均会使输出次态置为0态。 （a）逻辑图 (b) 逻辑符号 (c) 波形图 图4.1 基本SR触发器 3. 置1状态。当=0、=1时，如果触发器现态为=0、=1，因=0，会使G1的输出端次态翻转为1，而=1和=1共同使G2的输出端=0；同理当=1、=0，也会使触发器的次态输出为=1、=0；只要=0、=1，无论触发器现态如何，均会将触发器置1。 4. 不定状态。当==0时，无论触发器的原状态如何，均会使=1，=1。当脉冲去掉后，和同时恢复高电平后，触发器的新状态要看G1 和G2两个门翻转速度快慢，所以称==0是不定状态，在实际电路中要避免此状态出现。 基本SR触发器的输出端随输入电平和变化的波形图如图4.1（C）所示。表4.1是基本SR触发器功能真值表，用它来描述SR触发器的逻辑功能。由表4.1化简得到逻辑功能表达式（也称为特性方程）如式4.1所示，，称之为约束条件。 表4.1 基本SR触发器功能真值表 功能 0 0 不定 0 1 1 置1 1 0 0 置0 1 1 保持 ? 综上所述基本SR触发器具有置0、置1、保持功能且不允许与同时为0，集成产品74LS279就是这种四SR触发器。 对应的特性方程为： （4.1） 其中，表示现态，即原态。表示次态，即新状态。 (三) 时钟触发器的概念 上述所讲的基本SR触发器，因为没有时钟信号，则当输入置0或置1信号出现时刻，输出状态随之变化。没有一个统一的节拍控制，这在数字系统中是很不方便的，在实际应用中，更多的应用场合要求触发器按一定的节拍动作，于是在触发器的输入端加入一时钟信号，称之为时钟触发器。 4.1.3 同步SR触发器 (一) 电路结构 图4.2（a）是一同步SR触发器的逻辑图，它只是在原基本SR触发器的基础上加两控制门、，、是、的输出。图4.2（b）是同步SR触发器的逻辑符号。 (二) 工作原理 在图4.2（a）中，当CP＝0时，门和被封锁，这时不管输入信号S、R如何变化，＝＝1，则触发器保持原态不变。 当CP＝1时，，＝＝1，触发器是保持状态；，＝0，＝1，触发器置1；，＝1，＝0，触发器置0。 表4.2是同步SR触发器的功能真值表，由表4.2可见，S和R是不允许同时为1的。即要求，称之为约束条件，由表4.2化简可得特性方程为： ? CP=1时有效 （4.2） 表4.2 同步SR触发器功能真值表 功能 0 0 不定 0 1 1 置1 1 0 0 置0 1 1 保持 同步SR触发器在CP＝1期间接收输入信号，并改变输出状态。称之为高电平