内存知识概述.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * DDR SDRAM 技术更新 SSTL_2的匹配方式 DDR SDRAM Double Data Rate SDRAM Rs为始端匹配电阻，RT为终端匹配电阻，上拉到VTT电平。匹配电阻取值需要满足以下两个要求： 1.线路上的阻抗匹配 2.线路上的电流要求 VTT需由外部电源提供，其取值为VREF-0.04V~VREF+0.04V DDR SDRAM 技术更新 3、数据信号采样参考源 与SDRAM不同，DDR SDRAM不再依靠时钟信号CK/CK#实现对数据信号DQ的采样，而是采用了与DQ同步的信号DQS (数据选通信号，Data strobe)作为采样参考源。DQS是双向信号，传输方向与DQ相同。 因为DQS的使用，DDR SDRAM由SDRAM的共同时钟系统，进化成了源同步时钟系统。共同时钟系统指接收端和发送端的时钟由同一个时钟源产生。源同步指数据和时钟由同一个器件发出。可从时序推导出，对于共同时钟系统，它的布线长度是受频率限制的，很难应用于超过200M的频率之上。而源同步则不受这个限制。从DDR1、2、3的数据信号采样均为源同步系统。 DDR SDRAM Double Data Rate SDRAM DDR SDRAM 技术更新 综上所述，看起来数据信号DQ与时钟信号CK/CK#并没有任何时序上的关系，那么如何保证数据信号与地址、控制信号的协同工作?这可通过存储器内部的DLL(延迟锁相环）实现。 利用DLL，可将DQS和CK的边沿对齐，从而实现数据信号和地址、控制信号的协同工作。 DDR SDRAM Double Data Rate SDRAM 基本操作 读操作 写操作 DDR SDRAM的操作方式与SDRAM基本相同，此处仅介绍读和写操作。 DDR SDRAM Double Data Rate SDRAM 读操作 基本操作 读操作 写操作 DDR SDRAM Double Data Rate SDRAM 写操作 电源设计 DDR SDRAM Double Data Rate SDRAM DDR SDRAM涉及四种电源： VDD:DDR SDRAM内核工作电源，为2.5V VDDQ:DDR SDRAM数据数据总线I/O接口电源，为2.5V VREF:SSTL_2参考电源 VTT:SSTL_2终结电源 1）上电顺序：VDD和VDDQ同时上电，随后VREF上电，VTT最后上电 2）电平关系 电源设计 DDR SDRAM Double Data Rate SDRAM 3)功耗 在四种电源，对VDD、VDDQ的功耗，需要根据厂家提供的 器件数据手册计算得出，一般每片DDR SDRAM，功耗不会 超过1W。 VREF，其只是提供参考电平，耗电量不会超过5mA，但 VERF必须和VDDQ保持稳定的关系，且对纹波的要求比较高 要求VREF的纹波不能超过50mV。 对于VTT，除了CK/CK#信号外，DDR SDRAM的其它信号都 将终结于VTT。由于数据信号为双向信号，VTT需支持吸收电 流和驱动电流这两个方向的电流。 某些设计中，信号无需VTT,这些设计应满足以下要求：连接同 一存储器控制器不多于两片，直线长度短于2英寸。 DDR2 SDRAM Double Data Rate 2 SDRAM DDR2(Double Data Rate 2,两倍数据速率，版本2)SDRAM， 是由JEDEC国际标准组织开发的，基于DDR SDRAM升级的 存储技术。与DDR1相比，虽然其保持了一个时钟周期完成两 次数据传输的和，但DDR2在数据传输率，延时，等方面都有 了显著提高。而这些性能的提高，主要来源于以下技术的提升： 4n数据预取、ODT、Post CAS、封装等。 DDR1与DDR2 不同点 DDR2 SDRAM Double Data Rate 2 SDRAM 新增功能 DDR3 SDRAM Double Data Rate 3 SDRAM 1. ODT ODT是On-Die Termination的缩写，其意思为内部核心终结。从DDR2内存开始内部集成了终结电阻器，主板上的终结电路被移植到了内存芯片中。在内存芯片工作时系统会把终结电阻器屏蔽，而对于暂时不工作的内存芯片则打开终结电阻器以减少信号的反射。由此DDR2内存控制器可以通过ODT同时管理所有内存引脚的信号终结。并且阻抗值也可以有多种选择。如0Ω、50Ω、75Ω、150Ω等等。并且内存控制器可以根据系统内干扰信号的强度自动调整阻值的大小。 DDR3 SDRAM Double Data Rate 3 SDRAM 2007年6月26日，JEDEC完成了DDR3 SDR