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SystemVerilog 断言及其应用 神州龙芯集成电路设计公司 陈先勇 徐伟俊 杨鑫 夏宇闻 [摘要]：在介绍 SystemVerilog 断言的概念、使用断言的好处、断言的分类、断言的组成以 及断言如何被插入到被测设计（DUT）的基础上，本文详细地介绍了如何使用不同的断言语句 对信号之间的复杂时序关系进行严格的检查，并针对每个例子展示了在 ModelSim 6.1b 仿真 环境中所显示的波形。本文旨在帮助读者理解如何使用断言对设计中信号间复杂时序关系进 行验证的方法，并由此介绍一些基本的 SystemVerilog 断言、操作符、代码段和断言验证方 法学。 关键字：SystemVerilog，断言, DUT, SVA，Assertion 1． 前言 当今，数字电路的规模和复杂度在不断增长，这使得对设计进行彻底的验证将成为一项巨大 的挑战。在整个芯片设计过程中，验证工作所需的时间将占去设计周期的 70％～80％，验证 工程师的人数将是设计工程师的两倍。这就迫切需要提高验证工作的效率，以解决验证瓶颈 问题。 传统上，对被测设计（DUT）的验证都是通过在 DUT 的输入端口加上具有特定时序激励，然后 观察 DUT 的内部状态变化和最后的输出信号，以确定 DUT 工作是否正确。这种方法对简单的 小规模的设计很有用。但当设计规模变大时，要想使用这种方法来验证 DUT 是不现实的。因 为对于规模大的设计，要想遍历设计将遇到的各种情况，验证其正确性，需要成千上万的特 定时序激励。并且如果设计稍有一点变动，这些时序激励就得重新编写。设计的复杂性迫使 验证工程师使用随机测试平台来生成更多的验证激励。高级验证语言，如 OVA，PSL 等，便在 创建复杂测试平台时得到了广泛的应用。但这些验证语言和 RTL 级的编码语言不一致，使得 验证很容易出现错误，造成调试工作的不方便。 SystemVerilog 的出现可以解决这些问题。 SystemVerilog 是在 Verilog 语言的基础上发展 而来的，用 SystemVerilog 语言可以很容易地生成复杂的随机测试激励，并能方便地编写断 言和测试代码覆盖率的代码。断言在验证过程中的用途如下图所示： 协议描述 断言库 用户自定 软件仿真 义的断言 硬件仿真 激励的产生 断言规范 功能覆盖率 形式化分析 1 图 1 验证过程中的断言 由此可见，用 SystemVerilog 描述的断言可以应用于设计过程的各个阶段，它不仅能快而准 确地定位设计中的错误，还能统计功能覆盖率。用 SystemVerilog 描述的断言能显著提高验 证准确性和验证效率，加快设计进程，提高我们对设计的信心。 2． SVA 概述 SystemVerilog 语言是 Verilog 语言的增强，它增强了 Verilog原有的编程能力，又引入了新 的数据类型和验证方法。SystemVerilog 断言（以下简称 SVA）就属