(第15讲)第7篇-存储系统.pptVIP

第7章 存储系统 第7章 存储系统 7.1 存储系统组成 7.1.1 层次结构 7.1.2 高速缓存 7.1.3 技术指标 7.2 半导体存储器 7.2.1 读写存储器 7.2.2 只读存储器 7.3 存储器地址译码 7.4 个人微机主存空间分配 7.1 存储系统组成 7.1.1 层次结构 7.1.2 高速缓存 7.1.3 技术指标 微型计算机的存储器 层次结构 存储访问的局部性原理 高速缓存Cache 高速命中(Hit) 高速缺失(Miss) 命中率（Hit Rate） 高速命中的概率 Cache结构 主存以字（字节）为寻址单位 7.1.3 技术指标 半导体存储器芯片的存储容量 一个存储器芯片能存储的二进制信息量 存储器芯片容量 = 存储单元数 × 每单元的数据位数 = 2M × N M：芯片的地址线根数 N：芯片的数据线根数 存取速度 存取时间、存取周期 半导体存储器的结构 片选和读写控制逻辑 片选端CS*或CE* 有效时，可以对该芯片进行读写操作 输出OE* 读控制线 控制读操作 有效时，芯片内数据输出 写WE* 写控制线 控制写操作 有效时，数据进入芯片中 地址译码电路 7.2 半导体存储器 7.2.1 读写存储器 RAM (1) SRAM 6264 存储容量为 8K×8 28个引脚 13根地址线A12～A0 8根数据线D7～D0 片选CS1*、CS2 读写WE*、OE* SRAM 6264的引脚功能 (2) DRAM 2164 16个引脚 8根地址线A7～A0 1根数据输入线DIN 1根数据输出线DOUT 读写控制WE* 行地址选通RAS* 列地址选通CAS* 存储容量为 64K×1 = 28×28 ×1 (3) 高性能DRAM FPM DRAM（快页方式DRAM） 同一行的传送仅改变列地址,页内访问速度加快 EDO DRAM（扩展数据输出DRAM） 数据输出有效时间加长（扩展） SDRAM（同步DRAM） 公共的系统时钟，没有等待状态 支持猝发传送，内部采用交叉存储 DDR DRAM（双速率DRAM） 同步时钟前沿和后沿各进行一次数据传送 RDRAM（Rambus DRAM） Rambus公司专利技术，全新设计 7.2.2 只读存储器 ROM MROM（掩膜ROM） OTP-ROM（一次性编程ROM） EPROM（可擦除可编程ROM） EEPROM（电擦除可编程ROM） Flash Memory（闪速存储器） (1) EPROM 2764 存储容量64K位 存储结构8K×8 13个地址线A12～A0 8个数据线O7～O0 控制信号 片选CE* 输出OE* 编程控制PGM* 编程电源Vpp (2) EEPROM 2864A 28个引脚 13根地址线A12～A0 8根数据线I/O7～I/O0 片选CE* 读写OE*、WE* 存储容量为 8K×8 EEPROM 2864A的引脚功能 7.3 存储器地址译码 ——存储器的连接与扩展 1. 存储器容量扩展 2. 存储器与CPU的连接 3. 存储器片选控制方法 4. 8086的16位存储结构 1. 存储器容量扩展 (1) 位扩展 (2) 字扩展 (3) 字位扩展 (1) 位扩展 —— 加大字长 (共用地址线) 例. 用8个16K×1bit芯片组成16K×8bit的存储器 (2) 字扩展 —— 扩大地址 (共用数据线) 例. 用4个16K×4bit芯片组成64K×4bit的存储器 译码和译码器 译码 将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器：74LS139 常用的3:8译码器：74LS138 常用的4:16译码器：74LS154 例. 门电路译码 138译码器 例. 138译码器 Y0*译码输出有效 E3E2*E1*＝100 A19A18A17＝111 CBA＝000 A16A15A14＝000。 结论：A19～A14＝111000 地址范围：E0000H～E3FFFH 存储容量：16KB (3) 字位扩展 例.一个由2114（1K×4bit）芯片组成的存储器（容量为4K×8bit）与CPU的连接方式。 扩展芯片数量计算 例1. 扩展芯片数量计算 1. 现有1024×1bit 静态RAM芯片，欲组成64K×8bit 存储容量的存储器，试求需要多少片RAM芯片？多少芯片组？ 答案：512片 64组 2. 设有一个具有14位地址和8位字长的存储器，问： ① 该存储器能存储多少位的信息？ ② 如果存储器由2114（1K×4bit） 的静态RAM芯片组成，需多少芯片？ 答案：① 128