EDA复习资料.docx

HDL:硬件描述语言FPGA:现场可编程门阵列（触发器较多）EDA：电子设计自动化PLD:可编程逻辑器件CPLD：复杂的可编程逻辑器件GAL:通用阵列逻辑PLA:可编程逻辑阵列SOC:系统芯片SOPC:可编程系统芯片EDO:电子设计最优化ASIC:专用集成电路注：FPGA相较于CPLD而言，逻辑单元小，连线关系复杂，更适合进行大规模的逻辑电路设计。EDA的特点：1、软件硬化，硬件软化；2、自顶向下的设计方法；3、集设计、仿真和测试于一体；4、在系统可现场编程，在线升级；5、设计工作标准化，模块可移植共享。Top-down设计方式：设计-验证-修改设计-再验证，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。Bottom-up设计方式：首先确定可用元器件，然后根据这些器件进行逻辑，各模块设计后进行连接，再形成系统，最后经调试、测量看整个系统是否达到指标。IP核按照提供形式分为：硬核，固核，软核IP核复用，待解决问题（知识产权，型号不统一，）利用设计完成的IP核来进行数字系统设计。IP核的重用指的是在设计新产品时采用已有的各种功能模块，即使进行修改也是非常有限的，这样可以减少设计的人力风险，缩短设计周期，确保优良品质。原理图输入（不适合大规模电路）：使用元件符号和连线来描述设计HDL文本输入：描述和设计电路的语言综合：将较高层次的设计描述自动转化为较低层次描述的过程。适配：将由综合器产生网表文件配置于指定的目标器件中。仿真：是对所设计电路的功能的验证编程：把适配后生成的编程文件装入到PLD器件中，（CPLD-下载、FPGA-配置）复杂的PLD-CPLD（乘积项）、FPGA（查找表【LUT】）简单的PLD-PLA、GALFPGA的结构：可编程输入/输出(IO)、基本可编程逻辑单元（查找表和寄存器）、布线通道中的互连资源、嵌入式块状ARM。可编程逻辑单元实现用户指定的逻辑功能，IO是实现内部逻辑器件封装引脚之间提供了可编程接口，可编程互连资源分布在CLB的空隙，它是在各个模块间传递信号的网络。编程题：奇数分频：（占空比50%，模7）module count7(reset,clk,cout);input clk,reset;output cout;reg[2:0] m,n;wire cout;reg cout1,cout2;assign cout=cout1|cout2;always @(posedge clk)beginif(!reset) begin cout1=0;m=0;endelse begin if(m==6) m=0; endelse begin m=m+1;if(m==2) cout1=~cout1;if(m==5) cout1=~cout1;endend always @(negedge clk)if(!reset) begin cout2=0;n=0;endelse begin if(n==6) n=0; endelse begin n=n+1;if(n==2) cout2=~cout2;if(n==5) cout2=~cout2;endend 状态机：Module FSM(rst,clk, x,z);Input rst,clk,x;Output z;Reg[2:0] state;Reg z;Parmeter s0=’d0;s1=’d1;s2=’d2;s3=’d3;always@(posedge clk)beginif(!rst) begin state=0;z=0; endelse case(state)s0:beginif(x==0)begin state=s0;z=0; endelse begin state=s1;z=0; endends1:beginif(x==0)begin state=s2;z=0; endelse begin state=s1;z=0; endends2:beginif(x==0)begin state=s0;z=0; endelse begin state=s3;z=1; endends3:beginif(x==0)begin state=s2;z=0; endelse begin state=s1;z=0; endenddefault: begin state=s0;z=0; endendcaseendendmodule原理图：module DFF(clk,D,Q);input clk,D;output Q;reg Q;always@ (posedge clk)beginQ=D;EndEndmodule//D触发器(注意：看原理图有无rst)Module GATE(in1,in2,in3,in4,clk,out);Input in