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基于FPGA的八位加法器的设计 　　【摘 要】FPGA即现场可编程门阵列。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。该设计采用FPGA技术，运用VHDL硬件语言设计八位加法器的ADD4模块、SELTIME模块和DELED模块，完成了八位加法器进行自顶向下的设计并通过了实验验证，以及对八位加法器的设计与实现 【关键词】FPGA 八位加法器 设计 一、背景介绍 随着科学技术的进步和社会经济的发展，电子系统的设计正朝着速度快、容量大、体积小、质量轻、用电少的方向发展，这对各种新型电子产品的开发提出了许多全新的课题和更高的要求。EDA技术是一种高级、快速、有效的电子设计自动化技术[1]。EDA技术以计算机为工具，代替人完成数字系统的逻辑综合、布局布线和设计仿真等工作。设计者只需要完成对系统功能的描述，然后就可以由计算机来处理这些描述，得到设计结果，修改设计也很方便。利用EDA工具进行设计，可以极大地提高设计效率[2] 此次设计采用EDA技术，应用Quartus Ⅱ软件平台和CPLD器件，完成一个八位硬件加法器的设计。通过该设计可以熟悉电子系统层次化设计与基本设计过程，以及如何使用可编程控制器件（PLD）进行简单逻辑电路的设计；掌握EDA软件设计平台Quartus Ⅱ的使用，并掌握设计项目的原理图编辑、编译、仿真、波形分析及下载 二、八位加法器的设计 思路：设计要求完成八位加法器，因直接设计复杂，所以先设计底层文件，即从最简单的半加器开始。先设计一个半加器，然后封装，用两个封装过的半加器组成一个全加器；再封装，用四个封装体全加器串联成一个四位加法器；再封装，最后完成顶层文件，即由两个四位二进制加法器级连成一个八位硬件加法器 依照上面思路，用两个半加器设计一个全加器的封装体，然后用封装好的全加器串联成四位加法器并封装。前面的步骤完成了一个底层元件的设计，并被包装入库，现在利用已设计好的四位加法器，完成顶层项目八位加法器的设计，电路图如图1所示 其中，ADD4模块是四位二进制加法器，两个串联成八位加法器，结果经SELTIME模块驱动送入DELED模块输出，SELTIME模块每次送入4位数据到DELED模块，由CLK时钟脉冲控制输出，DELED模块把送入的每个四位数据转换为7段码送出显示。A――dp（对应数码管a-h）为段码，在选中一个数码管情况下送出段码，在该数码管中显示段码字符，然后接着选中其他数码管，送其他字符。仿真后波形图如图2所示，此次设计的八位加法器电路图已经过实验系统验证，逻辑功能正确，设计成功 三、小结 随着EDA技术的不断发展，系统设计师们更愿意自己设计专用集成电路（ASIC）芯片，而且希望ASIC的设计周期尽可能短，因而出现了现场可编程逻辑器件，其中应用最广泛的属现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD），它们都是在PAL、GAL等逻辑器件的基础之上发展起来的，可以替代几十甚至几千块通用IC芯片，非常适用于现代电子设计。本设计采用FPGA技术，运用VHDL硬件语言设计八位加法器的ADD4模块、SELTIME模块和DELED模块，完成了八位加法器进行自顶向下的设计并通过了实验验证，以及对八位加法器的设计与实现。经验证，该加法器逻辑功能正确，设计成功，具有一定的市场价值 【参考文献】 [1]唐红莲，刘爱荣.EDA技术与实践[M].北京：清华大学出版社，2011. [2]苏志平.数字电子技术基础简明教程[M].北京：中国水利水电出版社，2010.