EDA技术（一章1次课）.pptVIP

5. 根据化简后的逻辑表达式画出电路原理图（由集成电路搭建） 用于较小的电子系统 （1）自下而上（Bottom Up）的设计方法：详细编制技术规格书，画出系统控制流图；对系统功能进行细化，合理划分功能模块，画出系统功能框图；进行各功能模块的细化和电路设计、调试；将各功能模块的硬件电路（即电路板）连接起来进行系统调试。 （3）采用搭积木式的方式设计 通用型器件 + 一些外围电路?功能模块?系统 构成系统的“积木块”是各种标准芯片，如74/54系列（TTL）、4000/4500系列（CMOS）芯片。 容易出错：由于采用的是通用型逻辑器件，其引脚定义是固定的，所以在绘制电路原理图时一定要小心，要严格对照引脚定义进行连线，不能有一丝一毫的错误。比如，如果把电源连到接地引脚上去了，就会造成芯片被烧毁，甚至整个电路板被烧毁！另外在贴PCB图时也很难避免不出错！很有可能连错线，或是漏掉连线，等等。 设计灵活性差：构成系统的积木块是各种标准芯片，功能固定、引脚定义固定，只能利用现有的器件搭建电路。如果市场上买不到需要的器件，就无法实现系统的功能。 PLD和EDA技术的出现改变了传统的设计思路，使人们可以通过设计芯片来完成各种不同的功能。——采用PLD，利用EDA开发工具，通过定义器件内部的逻辑和输入、输出引脚来实现系统功能，将原来由电路板设计完成的大部分工作放在芯片设计中进行。 PLD(可编程逻辑器件) ：其逻辑功能和引脚都可由用户自行定义。 PLD的开发借助于EDA工具来完成。 用硬件描述语言编写的源程序作为归档文件有很多好处：其一是资料量小，便于保存。 其二是继承性好。其三是阅读方便。 用硬件描述语言设计电路， 并不要求设计者十分清楚电路内部（即底层）的逻辑连接关系，只需知道输入与输出的关系或时序电路的状态转移情况即可。 电路板的设计也借助于EDA工具来完成。 设计周期短、成功率很高：验证是在设计的早期进行的，可以根据验证结果随时修改设计，因此大大缩短了设计周期，而且成功率很高，极大地缩短了产品面市的时间。 产品体积小：主要功能在一片PLD中实现！ 通常专业的EDA工具供应商或各可编程逻辑器件厂商都提供EDA开发工具，在这些EDA开发工具中都含有设计输入编辑器，如Xilinx公司的Foundation、Altera公司的MAX+plusII等。 一般的设计输入编辑器都支持图形输入、HDL文本输入、波形图输入等。 1.3.1 设计输入编辑器 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图等描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相互的映射关系。 1.3.2 综合器 在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。 1.3.3 仿真器 按仿真电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤： ① 系统级仿真； ② 行为级仿真； ③ RTL级仿真； ④ 门级时序仿真。 1.3.4 适配器 适配器也称结构综合器。 功能：将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。 下载是在功能仿真与时序仿真正确的前提下，将设计下载到对应的实际器件中，实现硬件设计。 1.3.5 下载器 1.4 EDA的工程设计流程 VHDL/原理图文本编辑器 VHDL综合器 FPGA/CPLD 适配器 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序、功能门级仿真 网表文件 设计输入是指将设计的系统或电路按照EDA开发软件要求的文本方式或图形方式表示出来，并送入计算机的过程。 1.4.1 设计输入 综合是指由高层次描述自动转换为低层次描述的过程，是EDA技术的核心。综合是将VHDL的软件设计与硬件的可实现性挂钩，这是将软件转化为硬件电路的关键步骤。 1.4.2 综合 综合通过后必须利用适配器将综合后的网表文件针对某一具体的目标器进行逻辑映射操作。 1.4.3 适配 文件一：时序仿真文件，如Quartus Ⅱ的SCF文件； 文件二：适配技术报告文件； 文件三：下载文件，如用于CPLD编程的JED、POF、ISP等格式的文件；用于