pal与gal异同剖析.doc

GAL和PAL具有相同的阵列结构，它们的与阵列可编程而或阵列是固定的。GAL与PAL的区别在于：? ?(1)输出电路采用了可编程的输出逻辑宏单元OLMC，通过对OLMC编程可实现PAL的任一种输出方式。? ?(2)或阵列每个输出固定有8个乘积项。? ?(3)采用了E2PROM编程工艺(PAL为熔丝编程工艺)，使得器件可以快速地重复擦除和编程。? ?(4)采用了编程加密技术。一旦设计定型后，编程加密位就使得编程信息不能被读出和改写，从而防止失密。? ?GAL的OLMC的工作模式有：专用输入模式、组合IO模式、时序模式、时序IO模式等。 1.5FPGA和CPLD各包括几个基本组成部分 FPGA在结构上主要分为：可编程逻辑单元、可编程输入/输出单元和可编程连线 CPLD在结构上包括：可编程逻辑宏单元、可编程输入/输出单元和可编程内部连线 1.6FPGA/CPLD有什么特点？各包含几个基本组成部分？二者在存储逻辑信息方面有什么区别？在实际使用中什么时候选用FPGA？什么时候选用CPLD？ 答：FPGA在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分；CPLD在结构上主要分为三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线三个部分。 FPGA/CPLD的特点：高度集中、高速度、高可靠性 对于一个开发项目，主要看开发项目本身的需要，对于普通规模，且生产量不是很大的产品项目，通常使用CPLD比较好。对于大规模的逻辑设计，ASIC设计或单片系统设计，则多采用FPGA，另外，FPGA掉电后将丢失原有的逻辑信息，所以实际中需要为FPGA芯片配置一个专用过的ROM。 下面有关DRAM和SRAM存储器芯片的叙述，正确的是( )。 Ⅰ DRAM比SRAM集成度高 Ⅱ DRAM比SRAM成本高 Ⅲ DRAM比SRAM速度快 Ⅳ DRAM需要刷新，SRAM不需要刷新 A．Ⅰ和Ⅱ B．Ⅱ和Ⅲ C．Ⅲ和Ⅳ D．Ⅰ和Ⅳ 选D SRAM为什么比DRAM要快呢？ 存储器按生产工艺分：静态存储器与动态存储器静态存储器（SRAM）：读写速度快，生产成本高，多用于容量较小的高速缓冲存储器。动态存储器（DRAM）：读写速度较慢，集成度高，生产成本低，多用于容量较大的主存储器。静态存储器与动态存储器主要性能比较如下表：静态和动态存储器芯片特性比较 SRAM DRAM存储信息 触发器 电容 破坏性读出 非 是需要刷新 不要 需要 送行列地址 同时送 分两次送运行速度 快 慢集成度 低 高发热量 大 小存储成本 高 低动态存储器的定期刷新：在不进行读写操作时，DRAM 存储器的各单元处于断电状态，由于漏电的存在，保存在电容CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作. 基本RS触发器和同步RS触发器有什么不同? 同步RS触发器就是在基本RS触发器的复位和置位端，分别加一个与非门作为时钟的门控信号。只有在时钟高电平时，复位和置位有效。换言之，在时钟为高电平时，同步RS触发器的功能等同于基本RS触发器。 基本RS触发器就如同一般的触发器一样遵循RS触发器公式.而同步RS触发器除了要遵循一般rs触发器公式以外还要接受一个外加的时钟信号,能够让一个或者多个rs触发器同步运行.公式也会在原来的基础上与一个时钟信号的高电平（或者低电平） 同步RS触发器电路结构与工作原理 2015-2-7 09:00|?发布者:?admin|?查看:?1003|?评论: 0摘要: 1、电路结构如图1所示在基本RS触发器的基础上增加G3、G4两个与非门构成触发引导电路，其输出分别作为基本RS触发器的R端和S端。 图1 同步RS触发器(a)电路结构(b)逻辑符号2、工作原理由图1可知，G3和G4同时受CP信号控 ... ????1、电路结构????如图1所示在基本RS触发器的基础上增加G3、G4两个与非门构成触发引导电路，其输出分别作为基本RS触发器的R端和S端。????? 图1 同步RS触发器(a)电路结构(b)逻辑符号????2、工作原理????由图1可知，G3和G4同时受CP信号控制，当CP为0时，G3和G4被封锁，?R、S不会影响触发器的状态；当CP为1时，G3和G4打开，将R、S端的信号传送到基本RS触发器的输入端，触发器触发翻转。结合基本RS触发器的工作原理，我们可以得到以下结论。????1.当CP=0时????Q