第7章 VHDL语句56029.pptVIP

7.1 顺序语句 7.1 顺序语句 7.1 顺序语句 7.2 并行语句 7.3 属性描述与定义语句 7.3 属性描述与定义语句 7.4 直接数字合成器设计 7.4 直接数字合成器设计 7.4 直接数字合成器设计 7.5 等精度频率/相位计设计 7.5 等精度频率/相位计设计 7.4 直接数字合成器设计 7.4 直接数字合成器设计 7.4 直接数字合成器设计 习 题 习 题 习 题 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 7.5.1 主系统组成 图7-10 频率计主系统电路组成 7.5.2 测频原理 图7-11 等精度频率计主控结构 图7-12 频率计测控时序 7.5 等精度频率/相位计设计 7.5.2 测频原理 （7－10） （7－11） 7.5.3 VHDL测试程序设计 （7－12） 占空比 = 【例7-37】 LIBRARY IEEE; --等精度频率计FPGA设计部分 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY etester IS PORT (BCLK : IN STD_LOGIC; --标准频率时钟信号clock2，50MHZ TCLK : IN STD_LOGIC; --待测频率时钟信号 CLR : IN STD_LOGIC; --清零和初始化信号 CL : IN STD_LOGIC; --当SPUL为高电平时，CL为预置门控信号，用于测频计数 --时间控制当SPUL为低电平时，CL为测脉宽控制信号， --CL高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。 SPUL : IN STD_LOGIC; --测频或测脉宽控制 START : OUT STD_LOGIC;--起始计数标志信号 EEND : OUT STD_LOGIC; --由低电平变到高电平时指示脉宽计数结束， SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --数据读出选同控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8位数据读出 END etester; ARCHITECTURE behav OF etester IS SIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0); --标准计数器 SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0); --测频计数器 SIGNAL ENA : STD_LOGIC; --计数使能 SIGNAL MA, CLK1, CLK2, CLK3 : STD_LOGIC; SIGNAL Q1, Q2, Q3， BENA, PUL : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START = ENA ; （接下页） DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE -- 标准频率计数低8位输出 BZQ(15 DOWNTO 8) WHEN SEL=001 ELSE BZQ(23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE -- 标准频率计数最高8位输出 TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE --待测频率计数值最低8位输出 TSQ(15 DOWNTO 8) WHEN SEL=101 ELSE TSQ(23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ELSE --待测频率计数值最高8位输出 TSQ(31 DOWNTO 24) ; BZH : PROCESS(BCLK, CLR) --标准频率测试计数器，标准计数器 BEGIN IF CL