第九章_VHDL语句57101.pptVIP

实 验 实验9-2 循环冗余校验（CRC）模块设计 图9-6 CRC模块 本设计完成12位信息加5位CRC校验码发送、接收，由两个模块构成，CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出都为并行的CRC校验生成方式。图9-6的CRC模块端口数据说明如下： 【例9-20】 ... ENTITY gat IS GENERIC(l_time : TIME ; s_time : TIME ) ; -- 类属说明 PORT (b1, b2, b3 : INOUT BIT) ; -- 结构体全局端口定义 END ENTITY gat ; ARCHITECTURE func OF gat IS SIGNAL a1 : BIT ; -- 结构体全局信号 a1定义 BEGIN Blk1 : BLOCK -- 块定义，块标号名是 blk1 GENERIC (gb1, gb2 : Time) ; -- 定义块中的局部类属参量 GENERIC MAP (gb1 = l_time,gb2 = s_time) ; -- 局部端口参量设定 PORT (pb : IN BIT; pb2 : INOUT BIT ); -- 块结构中局部端口定义 PORT MAP (pb1 = b1, pb2 = a1 ) ; -- 块结构端口连接说明 CONSTANT delay : Time := 1 ms ; -- 局部常数定义 SIGNAL s1 : BIT ; -- 局部信号定义 BEGIN s1 = pb1 AFTER delay ; pb2 = s1 AFTER gb1, b1 AFTER gb2 ; END BLOCK blk1 ; END ARCHITECTURE func ; 【例9-21】 ... b1 : BLOCK SIGNAL s1: BIT ; BEGIN S1 = a AND b ; b2 : BLOCK SIGNAL s2: BIT ; BEGIN s2 = c AND d ; b3 : BLOCK BEGIN Z = s2 ; END BLOCK b3 ; END BLOCK b2 ; y = s1 ; END BLOCK b1 ; ... 9.2.3 并行过程调用语句 过程名（关联参量名）; 【例9-22】 ... PROCEDURE adder(SIGNAL a, b :IN STD_LOGIC ; --过程名为adder SIGNAL sum : OUT STD_LOGIC ); ... adder(a1，b1，sum1) ; -- 并行过程调用 ... -- 在此，a1、b1、sum1即为分别对应于a、b、sum的关联参量名 PROCESS( c1，c2) ; -- 进程语句执行 BEGIN Adder(c1，c2，s1) ; -- 顺序过程调用，在此c1、c2、s1即为分别对 END PROCESS ; -- 应于a、b、sum的关联参量名 【例9-23】 PROCEDURE check(SIGNAL a : IN STD_LOGIC_VECTOR; -- 在调用时 SIGNAL error : OUT BOOLEAN ) IS -- 再定位宽 VARIABLE found_one : BOOLEAN := FALSE ; -- 设初始值 BEGIN FOR i IN aRANGE LOOP -- 对位矢量a的所有的位元素进行循环检测 IF a(i) = 1 THEN -- 发现a中有 1 IF found_one THEN -- 若found_one为TRUE，则表明发现了一个以上的1 ERROR = TRUE