《EDA技术和应用》第4章 常用EDA工具软件的操作指南.ppt

图4.157 编程下载设置 图4.158 编程下载成功结果 4.5.3 ispLEVEL的综合操作 【例4.9】 使用ispLEVEL设计和测试例4.2中的计数器，并将计数结果使用动态扫描的方式进行显示。要求底层的模块是用VHDL文本输入，顶层的电路系统采用原理图输入。 1．工程及文件建立 1）新建原理图工程 在文件夹F：\EDA115\EDA115CX\4.5\DTCNT9999中新建一个工程类型为Schematic/VHDL的工程DTCNT9999，如图4.159所示。 图4.159 新建原理图工程 图4.160 实体元件符号的生成 2）新建底层的VHDL源程序，并生成原理图符号 如图4.160所示，先在工程源程序的【Modules】窗口中选择需产生元件符号的源程序【CNT10.VHD】,再在【PROCESS】窗口中双击【Generate Schematic Symbol】,如果程序没有错误经编译后就会产生元件符号。按同样的方法，生成CTRLS.VHD和DISPLAY.VHD的元件符号。 3）新建顶层的原理图 绘图之前，首先要进行绘图环境的设置。绘图环境的设置，通过选择原理图编辑器主菜单中的【Options】下的各菜单项来实现。常用的绘图环境的设置项有两个：图形选项(Graphic Options)和优先选项(Preferences)。 原理图的绘制主要操作包括添加元件，移动布局元件，添加连线，添加网络节点，添加输入输出端口。图4.161是原理图的绘制主要操作示意图。图4.162是绘制好的顶层原理图DTCNT9999.SCH。其中SD（15:0）和SEL（2:0）是仿真时增加的中间结果观测点。 图4.161 原理图绘制的主要操作示意图 图4.162 绘制原理图工具的打开或关闭操作及DTCNT9999.SCH的绘制结果 1. 工程实现的设置 图4.163是工程环境设置的操作示意图，图4.164是工程实现器件设置的操作示意图。 图4.163 工程实现环境设置的操作示意图 图4.164 工程实现器件设置的操作示意图 2. 逻辑综合及分析 图4.165是使用Synplify PRO对DTCNT9999进行逻辑综合的 结果视图。 图4.165 DTCNT9999逻辑综合结果视图 3．工程仿真及分析 本设计有多个模块，并分为两个层次，应采用自底向上的方式进行调试与仿真。由于ispLEVEL使用原理图作为设计输入方式时进行仿真不太方便，因此若需对顶层设计进行仿真时，建议顶层设计仍采用文本程序的方式进行设计。图4.166是DTCNT9999的Active-HDL仿真结果, 其中SD（15:0）和SEL（2:0）是仿真时增加的中间结果观测点。为了保证扫描时钟变化8次，计数结果才变化一次，以便进行有关仿真结果的判别与分析，计数时钟信号CLK1的周期应设定为等于或大于动态扫描显示时钟CLK2周期的8倍。 图4.166 DTCNT9999的Active-HDL仿真结果 5. 芯片管脚的锁定 图4.167 是DTCNT9999的管脚锁定结果。 6．编程下载及验证 图4.168是DTCNT9999编程下载文件的生成结果图，图4.169是DTCNT9999编程下载过程示意图。 图4.167 DTCNT9999的管脚锁定结果 图4.168 DTCNT9999编程下载文件的生成结果图 图4.169 DTCNT9999编程下载过程示意图 4.6 Synplicity Synplify PRO操作指南 Synplify是Synplicity公司（该公司现在是Cadence的子公司）的著名产品，它是一个逻辑综合性能最好的FPGA和CPLD的逻辑综合工具。它支持工业标准的Verilog和VHDL硬件描述语言，能以很高的效率将它们的文本文件转换为高性能的面向流行器件的设计网表；它在综合后还可以生成VHDL和Verilog仿真网表，以便对原设计进行功能仿真；它具有符号化的FSM编译器，以实现高级的状态机转化，并有一个内置的语言敏感的编辑器；它的编辑窗口可以在HDL源文件高亮显示综合后的错误，以便能够迅速定位和纠正所出现的问题；它具有图形调试功能，在编译和综合后可以以图形方式（RTL图、Technology图）观察结果；它具有将VHDL文件转换成RTL图形的功能，这十分有利于VHDL的速成学习；它能够生成针对以下公司器件的网表：Actel，Altera，Lattice、Lucent、Philips