上拉电阻与下拉电阻应用.doc

上拉电阻和下拉电阻的应用 上拉就是将不确定的信号通过一个电阻钳位在高电平！电阻同时起限流作用！下拉同理！ 　上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。/ K/ p S/ e. Y1 ?EDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛7 N6 ?, i$ ?: F: B9 `+ {# fEDA3652、OC门电路必须加上拉电阻，以提高输出的电平值。EDA365# ( I- \: O8 j/ A3 REDA365论坛网3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4 S, j# B??w# p) B9 fEDA365论坛网6 w??V T \( @- G4 ]( aEDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。EDA3650 J o( e, W, A+ C) j3 N4 N6 d1 D9 |6 \: g$ D7 w5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。EDA365论坛网2 ^4 W+ L+ e/ b3 d5 b$ o, j9 F6 z) x6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。EDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛: p$ X3 S7 g$ m2 o P; E8 O; r8 ]# E3 @1 E+ T; y8 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。+ _: ]# p- D: L8 a3 Y! W) kEDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛EDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛1 g( A8 P) o A* ]- R. R上拉电阻阻值的选择原则包括:8 e0 i# k% w g j# T* y: ^3 n$ dEDA3653 w3 Y6 n4 _6 h0 s1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。EDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛) y% f6 u; z: q6 l??|% \ L0 M2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。EDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛( @1 a; E: _8 Y% G/ { R3、对于高速电路，过大的上拉电阻可能边沿变平缓。* Y/ E5 `9 P5 O, BEDA365EDA3654 P4 g: D- ~4 n??|综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。+ j, M8 {1 K6 Q8 @ U/ n0 PEDA3656 T: y. b3 B2 A1 二.原理：$ r3 f7 m5 M _- z% {2 上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体管是开关应用，所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过