第4节 Verilog初步.pptVIP

约翰逊计数器时序仿真波形图 习 题 4 4.1 用Verilog设计一个8位加法器，进行综合和仿真，查看综合和仿真结果。 4.2 用Verilog设计一个8位二进制加法计数器，带异步复位端口，进行综合和仿真，查看综合和仿真结果。 4.3 用Verilog设计一个模60的BCD码计数器，进行综合和仿真，查看综合和仿真的结果 * * * * * * * * * * * * * * * * 第4章 Verilog设计初步 主要内容 4.1 Verilog简介 4.2 Verilog模块的结构 4.3 Verilog基本组合电路设计 4.4 Verilog基本时序电路设计 4.5 Synplify Pro综合器 4.6 Synplify综合器 4.1 Verilog简介 Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后Moorby又设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也使得Verilog语言得到推广使用。 1989年，Cadence收购了GDA，1990年，Cadence公开发表了Verilog HDL，并成立了OVI组织专门负责Verilog HDL的发展。 Verilog于1995年成为IEEE标准，称为IEEE Standa