第10讲 Verilog硬件描述语言实例.ppt

* * * * * * * * * * * * * * * * * * * S0: begin op =0; if (din==0) next_state = S0; else next_state = S1; end //第二个always进程——组合逻辑电路 always@(current_state or din) begin case( current_state ) S1: begin op =1; if (din==1) next_state = S1; else next_state = S2; end S2: begin op =0; if (din==1) next_state = S2; else next_state = S3; end S3: begin op =0; if (din==0) next_state = S3; else next_state = S0; end default: //case缺省项，防止产生锁存器 begin op =0; next_state = S0; end endcase end endmodule 　　　 （4）Mealy型状态机的Verilog语言描述 Mealy型状态机结构图 Mealy型状态机状态图 Mealy型：输出是当前状态和输入的函数。 module mealy_machine(clk,din,op); input clk,din; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11; //第一个always进程——时序逻辑电路 always@( posedge clk) begin current_state = next_state; end //第二个always进程 always@(current_state or din) begin case( current_state ) S0: begin if (din==0) begin next_state = S0; op =0; end else begin next_state = S1; op =1; end end S1: begin if (din==1) begin next_state = S1; op =1; end else begin next_state = S2; op =0; end end S2: begin if (din==1) begin next_state = S2; op =0; end else begin next_state = S3; op =1; end end S3: begin if (din==0) begin next_state = S3; op =0; end else begin next_state = S0; op =1; end end default: begin //case缺省项，防止产生锁存器 op =0; next_state = S0; end endcase end endmodule Mealy型状态机的仿真波形图 Moore型状态机的仿真波形图 输入或状态改变时，输出立即改变。 状态的变化决定输出的变化。 仿真结果 自动售货机功能： （4） 用状态机设计一个自动售货机 它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱硬币后机器自动给出一杯饮料；投入两元（两枚一元）硬币后，在给出饮料的同时找回一枚五角的硬币，投币时只能一个一个地投。 根据设计要求，共有7个变量，分别为： clk：时钟输入； reset：系统复位信号；