XDC约束技巧之IO章（上）.PDFVIP

XDC 约束技巧之I/O 篇 (上) 《XDC 约束技巧之时钟篇》中曾对I/O 约束做过简要概括，相比较而言，XDC 中的 I/O 约束虽然形式简单，但整体思路和约束方法却与UCF 大相径庭。加之FPGA 的应用特 性决定了其在接口上有多种构建和实现方式，所以从UCF 到XDC 的转换过程中，最具挑 战的可以说便是本文将要讨论的I/O 约束了。 I/O 约束的语法 XDC 中可以用于I/O 约束的命令包括set_input_delay / set_output_delay 和 set_max_delay / set_min_delay 。其中，只有那些从FPGA 管脚进入和/或输出都不经过任何 时序元件的纯组合逻辑路径可以用set_max_delay / set_min_delay 来约束，其余I/O 时序路 径都必须由set_input_delay / set_output_delay 来约束。如果对FPGA 的I/O 不加任何约束， Vivado 会缺省认为时序要求为无穷大，不仅综合和实现时不会考虑I/O 时序，而且在时序 分析时也不会报出这些未约束的路径。 本文以下章节将会着重讨论XDC 接口约束和时序分析的基础，介绍如何使用 set_input_delay / set_output_delay 对FPGA 的I/O 时序进行约束。 Input 约束 上图所示set_input_delay 的基本语法中，objects 是想要设定input 约束的端口名， 可以是一个或数个port ；-clock 之后的clock_name 指明了对objects 时序进行分析所 用的时钟，可以是一个FPGA 中真实存在的时钟也可以是预先定义好的虚拟时钟；-max 之 © Copyright 2015 Xilinx Page 1 后的 maxdelay 描述了用于setup 分析的包含有板级走线和外部器件的延时；-min 之后 的 mindelay 描述了用于hold 分析的包含有板级走线和外部器件的延时。 上述这些选项是定义Input 约束时必须写明的，还有少数几个可选项，如-add_delay 和-clock_fall 用于DDR 接口的约束。 Output 约束 上图所示set_output_delay 的基本语法中，objects 是想要设定output 约束的端口 名，可以是一个或数个port ；-clock 之后的clock_name 指明了对objects 时序进行分 析所用的时钟，可以是一个FPGA 中真实存在的时钟也可以是预先定义好的虚拟时钟；- max 之后的 maxdelay 描述了用于setup 分析的包含有板级走线和外部器件的延时；-min 之后的 mindelay 描述了用于hold 分析的包含有板级走线和外部器件的延时。 上述这些选项是定义Output 约束时必须写明的，还有少数几个可选项如-add_delay 和-clock_fall 用于DDR 接口的约束。 Setup/Hold 时序分析 我们知道约束是为了设计服务，而设置好的约束必须在时序报告中加以验证。所以， 怎样理解时序分析中的检查规则就成了重中之重，这一点对I/O 约束来说尤为重要。理解 时序分析工具如何选取路径分析的发送端（Launch ）和接收端（Capture ）时钟沿（Clock Edges ），在Setup 和Hold 分析时又有怎样的具体区别，以及这些数字在时序报告中如何 体现等等是设置正确I/O 约束的基础。 © Copyright 2015 Xilinx Page 2 更具体的时序分析方法以及如何深入解读时序报告等内容将会在后续另开主题文章 详述，这里仅就Setup/Hold 分析时对时钟边沿的选择加以描述，便于以下章节的展开。 Setup 时序分析 同步电路设计中，一般情况下，数据在时钟上升沿发送，在下一个时钟上升沿接收， 发送的时钟沿称作Launch