逻辑分析仪使用知识.pdf

泰克逻辑分析仪文章 最大限度地利用逻辑分析仪 Chris Loberg，泰克公司 逻辑分析仪是一种多功能工具，可以帮助工程师进行数字硬件调试、设计检验和嵌入式软件调 试。然而，许多工程师在应该使用逻辑分析仪时，却使用了数字示波器，其主要原因是工程师比 逻辑分析仪更熟悉示波器。但逻辑分析仪在过去几年中已经取得了很大的进步，对许多应用，它 们将比其它仪器帮助您用更少的时间找到麻烦的漏洞的根本原因。 当然，示波器和逻辑分析仪之间有很多类似的地方，但也有一些重要的差异。为了更好地了解两 台仪器可以怎样满足您的特定需求，我们有必要先比较一下它们的各种功能。 数字示波器是一种通用的查看信号的基础工具。其高采样率和高带宽，可以在时间跨度内捕获许 多数据点，测量信号跳变(边沿) 、瞬态事件和小时间增量。示波器当然也能查看与逻辑分析仪相 同的数字信号，但示波器一般用于模拟测量，如上升时间、下降时间、峰值幅度及边沿间经过的 时间。 示波器一般有最多四条输入通道。但在您需要同时测量五个数字信号时，或您的数字系统拥有一 条32 位数据总线和一条64 位地址总线时，该怎么办呢？这时需要工具中有多得多的输入。逻辑 分析仪一般有34-136 条通道。每条通道输入一个数字信号。某些复杂的系统设计要求数千条输入 通道。市场上也为这些任务提供了近似规模的逻辑分析仪。 与示波器不同，逻辑分析仪不测量模拟细节，而是检测逻辑门限电平。逻辑分析仪只查找两个逻 辑电平。在输入高于门限电压(V)时，我们把这个电平称为“高”或“1” 。相反，我们把低于Vth 的 电平称为“低”或“0” 。在逻辑分析仪对输入采样时，它存储一个“1”或一个“0”，具体视相对于电压 门限的信号电平而定。 逻辑分析仪的波形定时显示与产品技术资料中找到的或仿真器生成的定时图类似。所有信号都时 间相关，以便能够查看建立时间和保持时间、脉宽、外来数据或丢失数据。除高通道数外，逻辑 分析仪提供了许多重要功能，支持数字设计检验和调试，包括：  完善的触发功能，您可以指定逻辑分析仪采集数据的条件  高密度探头和适配器，简化与被测系统(SUT)的连接  分析功能，把捕获的数据转换成处理器指令，并关联到源代码 使用逻辑分析仪与使用其它仪器类似。下面几节将介绍四个主要步骤：连接，设置，采集，分 析。 连接被测系统 逻辑分析仪采集探头连接到SUT 上。在探头的内部比较器上，比较输入电压与门限电压(Vth)，判 定信号的逻辑状态(1 或0) 。门限值由用户设置，从TTL 电平到CMOS、ECL 和用户自定义门 限。逻辑分析仪探头分成多种物理形式：  通用探头，带有“飞线组”，预计用于点到点调试。  高密度多通道探头，在电路板上要求专用连接器。探头能够采集高质量信号，其对SUT 的影响最小。  高密度压缩探头，使用无连接器探头。这种探头推荐用于要求更高信号密度的应用，或要 求无连接器探头连接机制、以快速可靠地连接SUT 的应用。 逻辑分析仪的探头阻抗( 电容、电阻和电感)成为被测电路整体负载的一部分。所有探头都表现出 负载特点。逻辑分析仪探头应给SUT 引入的负载达到最小，同时为逻辑分析仪提供准确的信号。 探头电容一般会“滚降”信号跳变边沿，如图 1 所示。这种滚降会使边沿跳变降慢，降慢的量为 图1 中“tD”表示的时间量。为什么这一点非常重要？因为比较慢的边沿越过电路逻辑门限会比较 迟，进而在SUT 引入定时误差。在时钟速率提高时，这个问题会更加严重。 图1. 逻辑分析仪的探头阻抗会影响信号上升时间，测量定时关系。 [图示内容：] Actual Risetime: 实际上升时间 Observed Risetime (with large capacitive loading): 观察到的上升时间(带有大的电容负载) 在高速系统中，探头电容过高可能会阻碍SUT 工作。选择总电容最低的探头总是至关重要。还要 指出的是，探头夹和线组会提高其连接的电路的电容负载。应尽可能使用正确补偿的适配器。 设置逻辑分析仪 逻辑分析仪是为从多引脚器件和总线中捕获数据而设计的。“捕获速率”一词是指对输入采样的频 次。它的功能与示波器中的时基功能相同。注意在描述逻辑分析仪操作时，“采样”、“采集”和“捕 获”这几个词经常会互换使用。 有两种数据采集或时钟模式：  定时采集捕获信号定时信息。在这种模式下，使用逻辑分析仪内部时钟对数据采样。数据 采样速度越快，测量分辨率越高。目标器件与逻辑分析仪采集的数据之间没有固定的定时 关系。这