数字设计原理和实践第6章答案.docVIP

6.20 指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。 解：a） b） c) 或 d) e) f) 6.21 图X5-21电路有什么可怕的错误？提出消除这个错误的方法。 解：该电路中两个2-4译码器同时使能，会导致2个3态门同时导通，出现逻辑电平冲突。为解决这一问题，在EN_L至1G（或2G）的线路上加一个反相器，使两路门不可能同时导通。 6.29 二进制加法器的和的第3个数位S2为输入x0、x1、x2、y0、y1、y2的函数，试写出它的代数表达式：假设c0=0，不要试图“乘开”或最小化表达式。 解： 6.38 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。 解：真值表为： D C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 d d d d d d d d d d 1 0 1 1 d d d d d d d d d d 1 1 0 0 d d d d d d d d d d 1 1 0 1 d d d d d d d d d d 1 1 1 0 d d d d d d d d d d 1 1 1 1 d d d d d d d d d d 利用卡诺图化简可得： 6.52 画出一个电路的逻辑图，该电路采用74x148判定优先级，要求8个输入I0~I7为高电平有效，I7的优先级最高。电路应生成高电平有效的地址输出A2~A0，以指示优先级最高的有效输入的编号。如果没有输入有效，则A2~A0应为111且输出IDLE应有效。除了’148外，可以使用分立门。确信所有信号要以适当的有效电平命名。 解：要实现电路的真值表： I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 IDLE ( ( ( ( ( ( ( 1 1 1 1 0 ( ( ( ( ( ( 1 0 1 1 0 0 ( ( ( ( ( 1 0 0 1 0 1 0 ( ( ( ( 1 0 0 0 1 0 0 0 ( ( ( 1 0 0 0 0 0 1 1 0 ( ( 1 0 0 0 0 0 0 1 0 0 ( 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 与74x148的真值表相比，可得实现电路（还有其他实现方案）： 6.53 画出电路的逻辑图，该电路用来判定8个低电平有效的输入I0_L~I7_L之间的优先级，I0_L的优先级最高。电路应生成高电平有效的地址输出A2~A0，以指示优先级最高的有效输入的编号。如果至少一个输入有效，则输出AVALID应有效。确信所有信号要以适当的有效电平命名。这个电路可以用单个74x148来构建，不用其他的门。 解： 6.63 设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。 解：设数据输入为A(4..0)、B(4..0)和C(4..0)，数据输出为Y（4..0），选择端为S1,S0，加上电源和地，共24个引脚。 真值表： S1 S0 Y(4) Y(3) Y(2) Y(1) Y(0) 0 0 A(4) A(3) A(2) A(1) A(0) 0 1 B(4) B(3) B(2) B(1) B(0) 1 0 C(4) C(3) C(2) C(1) C(0) 1 1 0 0 0 0 0 逻辑符号： 6.65 说明采用18个74x151怎样实现4输入、18位多路复用器，其功能见表6.65所述。 解：表6.65： 实现电