第4章数字电路ppt.ppt

*;*;内容提要;*;;*;*;*;*;*;;*;*;*;*;*;*;*;--结构体 1： ARCHITECTURE behavior OF comp4 IS BEGIN Comp: PROCESS(a, b) BEGIN IF a=b THEN y=’1’; ELSE y=’0’; END IF; END PROCESS comp; END behavior; --结构体 2： ARCHITECTURE dataflow OF comp4 IS BEGIN y=’1’ WHEN(a=b) ELSE ’0’; END dataflow;;--结构体 3： ARCHITECTURE structural OF comp4 IS COMPONENT xnor2 PORT(in1, in2: IN STD_LOGIC; Out: OUT STD_LOGIC); END COMPONENT; COMPONENT and4 PORT(in1, in2, in3, in4: IN STD_LOGIC; Out: OUT STD-LOGIC); END COMPONENT; SIGNAL s: STD_LOGIC_VECTOR(0 to 3); BEGIN u0: xnor2 PORT MAP(a(0),b(0),s(0))； u1: xnor2 PORT MAP(a(1),b(1),s(1))； u2: xnor2 PORT MAP(a(2),b(2),s(2))； u3: xnor2 PORT MAP(a(3),b(3),s(3))； u4: and4 PORT MAP(s(0),s(1),s(2),s(3),y)； END structural;;4位等值比较器;*;*;*;*;*;*;*;*;*;*;*;;*;;*;*;*;*;*;*;*;*;*; ENTITY relational_ops_1 IS PORT ( a，b : IN BIT＿VECTOR (0 TO 3) ; m : OUT BOOLEAN) ; END relational_ops_1 ; ARCHITECTURE example OF relational_ops_1 IS BEGIN output = (a = b) ; END example ; ;*; SIGNAL a ，b，c : STD_LOGIC_VECTOR (3 DOWNTO 0) ； SIGNAL d，e，f，g : STD_LOGIC_VECTOR (1 DOWNTO 0) ； SIGNAL h，I，j，k : STD_LOGIC ； SIGNAL l，m，n，o，p : BOOLEAN ； ... a=b AND c; --b、c 相与后向a赋值，a、b、c的数据类型同属4位长的位矢量 d=e OR f OR g ; -- 两个操作符OR相同，不需括号 h=(i NAND j)NAND k ； -- NAND不属上述三种算符中的一种，必须加括号 l=(m XOR n)AND(o XOR p); -- 操作符不同，必须加括号 h=i AND j AND k ; -- 两个操作符都是AND，不必加括号 h=i AND j OR k ; -- 两个操作符不同，未加括号，表达错误 a=b AND e ; -- 操作数b 与 e的位矢长度不一致，表达错误 h=i OR l ; -- i 的数据类型是位STD_LOGIC，而l的数据类型是 ... -- 布尔量BOOLEAN，因而不能相互作用，表达错误 ;*;*;*;*; 　　;*;*;*;设计4选