数字电路第3章组合逻辑电路.pptVIP

(2) MUX的其他应用举例 ①分时多路传输电路 EN 0 1 2 3 0 1 ｝ G 0 3 MUX A0 A1 ST Y 0 F A B C D A1 A0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 A B C D A B C D A F 当b2b1b0=a2a1a0时，Y=0; 否则Y=1. ② 并行数码比较器 0 1 2 3 4 5 6 7 0 1 2 G 0 7 MUX A0 A1 D0 D1 D2 D3 D4 D5 D6 D7 Y 74151 A2 EN ST 0 0 1 2 3 4 5 6 7 BIN/OCT EN 1 a0 a1 a2 b0 b1 b2 1 2 4 74138 3.2.5 数据分配器 数据分配器的功能和数据选择器相反,是将一个输入 通道上的信号送到多个输出端中的某一个. D EN Y0 Y1 Y2 Y3 A1 A0 数据 分配器 一分四 数据分配器例子: 功 能 表 EN A1 A0 Y0 Y1 Y2 Y3 0 × × 0 0 0 0 1 0 0 D 0 0 0 1 0 1 0 D 0 0 1 1 0 0 0 D 0 1 1 1 0 0 0 D 逻辑表达式 Yi=(miD)·EN 由译码器构成数据分配器的例子: 0 15 BIN/SIXTEEN 1 2 4 8 EN a0 a1 a2 S1 S2 Y0 Y15 a3 … … 4线—16线译码器 D 实际上,数据分配器一般由带使能端的译码器构成. 3.2.6 算术运算电路 算术运算电路的核心为加法器. 1. 基本加法器电路 (1) 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加. A B S C Σ CO 半加器逻辑符号 设: A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示 A B C S 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 真值表 S=A⊕B C=AB 逻辑方程 =1 A B S C 逻辑图 (2) 全加器 在多位数相加时,除考虑本位的两个加数外,还须考虑低 位向本位的进位. 例: 1 1 0 1 加数 1 1 1 1 加数 +) 1 1 1 1 0 低位向高位的进位 1 1 1 0 0 和 实际参加一位数相加,必须有三个量,它们是: 本位加数 Ai 、Bi ； 低位向本位的进位 Ci-1 一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci 全加器电路设计： Ai Bi Ci-1 Ci Si 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 =Ai⊕Bi ⊕Ci-1 Si=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =（Ai ⊕Bi ）Ci-1+AiBi Ci= （AiBi+AiBi）Ci-1+AiBi 由两个半加器实现一个全加器 Ci-1 Si （Ai ⊕Bi） C Σ CO Ai Bi Σ CO Ai ⊕Bi AiBi ≥1 Ci Ai Bi Si Ci Σ CO 全加器逻辑符号 Ci-1 CI (3) 串行进位加法器 当有多位数相加时,可模仿笔算,用全加器构成串行进位加法器. A3 B3 S3 C3 Σ CO CI A2 B2 S2 C2 Σ CO CI A1 B1 S1 C1 Σ CO CI A0 B0 S0 C0 Σ CO CI