数据采集及监控系统.docVIP

郑州轻院轻工职业学院 专科毕业设计（论文） 题 目 数据采集及监控系统 学 生 姓 名 王 冠 峰 专 业 班 级 07电子信息（4）班 学 号 07010301120 院 （系） 郑州轻院轻工职业学院 机电工程系 指导教师(职称) 张少锋（助教） 完 成 时 间 2010年4月15日 数据采集及监控系统 摘 要 本文采用FPGA器件芯片控制A/D转换采样控制，整个设计用VHDL语言描述，在Quartus平台下执行 软件编程实现正确的A/D转换的工作时序控制流程，并将采样数据从二进制转化成BCD码。本设计可用于高速使用领域和实时监控方面在以往的A/D器件采样控制设计中，多数是以单片机或CPU为控制核心，虽然编程基本，控制灵活，但缺点是控制周期长，速度慢。单片机的速度极大的限定了A/D高速性能的运用 ，而FPGA的时钟频率可高达100MHz以上。本设计以高集成度的芯片为核心，执行 时序控制、码制变换。具有开发周期短，灵活性强，通用能力好，易于开发、扩展等优点。既降低了设计难度，又加快了产品的开发周期关键词：FPGA；A/D转换；VHDL；采样控制； ABSTRACT This literary grace is used FPGA the spare part AC0809 chip control A|the D conversion carry on a sample control, the whole design is used a VHDL language description and carry out a software plait under the terrace of Quartus Ⅱ the distance carry out correct A|D conversion of work cycle time control process, and convert to°from the binary system a sample data BCD code.This design can be used for a high speed usage realm and solid supervise and control aspect.In the former A|the D spare part sample control design in, majority is take the single slice of machine or CPU as to control core, although weaving a distance is basic and control vivid, the weakness is to control a period long, the speed is slow.The speed of the single slice of machine biggest limited A|the usage of the D high-speed function, but the FPGA clock frequency can be up to a 100 MHzs above.This design takes the chip of high integration degree as core and carry out cycle time control, code system transformation.Having to develop a period is short, the vivid is strong, in general use ability good, be easy to a development and expand etc. advantage.Since lowered a design difficulty, in addition quick the development period of product.This system mainly constitutes to°from thre