带PIO核的用户IO外设.PDFVIP

带PIO核的用户I/O外设 带PIO核的用户I/O外设 Nios II处理器利用存储器映射的I/O方案访问I/O外设。处理器和I/O外设 之间最简单的接口就是一组寄存器。处理器将这些寄存器当做存储单元， 据此读写数据。Altera 公司的SOPC开发平台包括一个复杂的结构，即 Avalon互连，用于创建用户I/O来满足I/O外设和硬件加速器的缓存和时 序要求。 在SOPC平台中创建新的IP核是一个乏味冗长的过程。另一种方法是利 用已存在的PIO核作为接口寄存器，为每个I/O端口实例化一个PIO模块。 由于每个端口都需要一个PIO模块，时序无法调整，所以这种方法只适 用于仅有几个端口，且时序要求简单的I/O外设。 集成除法电路到NIOS II系统 可以将一个32位的除法电路加入到Nios II系统中，并用它作为一个加速 器来提高除法运算的速度。上述过程只是用于演示的目的，这是因为在 配置Nios II处理器的时候，可以加入一个专用的除法硬件单元。 除法电路包含2 个输入数据端口 （dvnd 和dvsr ），2 个输出数据端口 （quo 和rmd ），1个控制信号 （start ），和2 个状态信号 （ready和 done_tick ）。当电路准备好去接收一个新的输入数据的时候 （即，电路 没有处于工作状态），ready信号被置为1。外部的主控电路应当将被除 数和除数置于dvnd和dvsr端口，然后给除法电路一个周期的start信号， 从而启动运算。当计算完成的时候，除法电路将商和余数发送给quo和 rmd，同时产生一个周期的done_tick信号。 PIO模块 为除法电路的每个I/O端口实例化一个PIO模块，这里模块和端口要赋予类 似的名称。 • dvnd模块：配置为32位的输出端口。 • dvsr模块：配置为32位的输出端口。 • start模块：配置为1位的输出端口。 • quo模块：配置为32位的输入端口。 • rmd模块：配置为32位的输入端口。 • ready模块：配置为1位的输人端口。 • done_tick模块：配置为具有边沿捕获寄存器的1位输入端口。 当除法运算结束的时候，done_tick产生一个时钟周期的断言信号。我们为 这个模块增加了边沿捕获寄存器，当done_tick信号由0变为1被检测到的时 候这个寄存器被置为1。这个寄存器可以用作处理器和触发电路间的标志， 除法器通过设置这个标志通知处理器计算已经完成。取回结果之后，处理 器便可以将标志清零。此外，与边沿捕获寄存器有关的中断请求信号，可 被视作源于除法电路的中断请求。 测试 为了说明除法电路的使用，这里创建一个Nios II系统，系统包括了若干个 PIO模块和用于验证除法运算的应用软件。测试过程如下： （1）创建包含7个PIO模块和其它必要外设的Nios II系统。 （2 ）创建实例化Nios II系统和除法电路的顶层HDL文件。 （3 ）开发测试软件。 （4 ）编译并运行软件。 Nios II系统 测试用Nios II系统包括以下几个部分： • Nios Il/e处理器。 • 7个与除法电路相关的PIO模块。 • 片上存储器模块。 • 用于获取输入操作数和显示除法结果的JTAG UART核。 • 用于和4个七段数码管交互的PIO核。 • system id核。 顶层HDL文件 顶层模块整合了Nios II系统和除法电路。 library ieee; use ieee.std_logic_1164.all; entity nios_led2_top is port( clk: in std_logic; ledg: out std_logic_vector(7 downto 0); hex3, hex2, hex1, hex0: out std_logic_vector(6 downto 0) ); end nios_led2_top; architecture arch of nios_led2_top is component nios_led1 is p