超高速数模混合集成电路中时钟分布电路的设计.pdfVIP

超高速数模混合集成电路中时钟分布电路的设计 陈高鹏 吴旦昱 金智 刘新宇 中国科学院微电子研究所 北京 100029 摘要：本文介绍了采用 ADS 软件设计超高速数模混合集成电路中时钟分布电路的方法。利用 ADS 瞬态仿 真完成电路的原理图仿真，并初步设计完成版图，然后利用 Momentum 对版图中的时钟分布电路进行电磁 仿真、验证及优化，最后通过原理图和电磁联合仿真得到更加接近真实测试结果的仿真结果。本方法经 10GHz 8-bit 超高速 DDS 及 8GHz Σ-Δ调制器电路验证切实有效。 关键词：ADS ，超高速数模混合电路，时钟分布电路 一、 引言 随着大规模集成电路时钟频率的不断提升，尤其是超高速数模混合集成电路运行速度的 持续提升，芯片内部时钟分布电路的信号完整性问题引起了越来越多的关注。当时钟频率超 过 GHz 之后，芯片上述时钟分布路径的走线不能再按照集总参数电路的方法来处理，而应 该考虑到其传输线效应，以及时钟分布电路相互之间以及其与其余片上关键信号路径之间的 干扰，也就是信号完整性问题。如果设计不当，电路将无法在超高速时钟下正常工作，从而 导致设计失败。 尽管集成电路设计工程师越来越充分认识到了超高速电路中信号完整性设计的重要性， 但是由于缺乏行之有效的仿真设计手段，这个问题长期以来不能得到有效解决。Agilent 公 司的 ADS 软件，同时集成了原理图仿真、版图设计、电磁仿真工具，并且支持原理图和电 磁联合仿真，从而为解决超高速集成电路中时钟分布电路问题提供了完整的解决方案。 二、 原理图仿真 ADS 的原理图仿真器中不仅集成了微波射频电路设计中常用到的 S 参数仿真、谐波平 衡仿真、包络仿真等工具，也包含了适合用于设计数字和模拟电路的交流仿真、瞬态仿真等 工具。超高速数模混合电路的设计，主要用到瞬态仿真器。 超高速数模混合电路中高速时钟分布电路的设计，在原理图仿真阶段，主要考虑的问题 包括：时钟分布电路所要驱动的负载大小及数目，时钟驱动器链的深度等。如图 1 所示为典 型的时钟分布电路。在超高速数模混合电路中，为了提高电路的抗干扰能力，往往采用全差 分结构，如图中所示输入的差分时钟信号为 CLK_P 和 CLK_N 。通过时钟预驱动器 Clk_Pre_buffer 的缓冲放大之后，C1_P 及 C1_N 输入到第二级时钟驱动器 Clk_buffer 。 Clk_buffer 的并联数目，与其所要驱动的负载大小及数目相关。假设时钟驱动负载大小都相 同，如图所示，所需Clk_buffer 驱动器的并联数目与其所驱动的负载数目成正比，以此保证 所有负载都得到充分的驱动。 典型的时钟预驱动器及第二级时钟驱动器如图 2 所示。图中第二级时钟驱动器实际上由 三级差分放大电路级联构成，即其时钟驱动链的深度为 3 。时钟驱动链的深度越大，其驱动 能力将越强，但同时对时钟的延迟也越大，在原理图仿真中要根据具体负载大小来选择合适 的时钟驱动链深度，保证在最小的延迟下得到充分的驱动能力。 三、 版图设计及时钟分布网络的电磁仿真 超高速时钟分布电路设计的重点在于其物理设计，也就是版图设计。当时钟速度高于一 定的频率时，时钟分布电路的走线应该被作为传输线来处理，而不能按照集总参数元件来处 理。通常认为，当时钟走线的长度L 大于时钟上升沿有效长度的六分之一时，就应该被当做 T r 传输线来处理，即当 ≥ 时，应该考虑时钟走线的传输线效应。其中，T 为时钟的上升