实验 九—同步时序电路典型设计实验报告.pdfVIP

实验九—同步时序电路典型设计实验报告 姓名： 樊浩然 学号： 3130000924 专业：竺院求是科学班（计算机） 课程名称： 逻辑与计算机设计基础实验 同组学生姓名： 蒋若辰 实验时间： 2014- 12- 10 实验地点：紫金港东4-509 指导老师： 蒋方炎 一、实验目的和要求 1、掌握典型同步时序电路的工作原理和设计方法 2、掌握时序电路的激励函数、状态图、状态方程的运用 3、掌握用Verilog 进行有限状态机的设计、调试、仿真 4、掌握用FPGA 实现时序电路功能 二、实验内容和原理 2.1 实验内容 1. 采用结构化描述方法设计一个4 位二进制同步计数器，并仿真 2. 在前一个实验计算器的基础上，增加用行为描述方法设计的16 位可逆的二进制同步计数器，并下载验证 2.2 实验原理 2.2.1 Verilog 的结构化描述方法 调用内置门原语(在门级结构描述) 调用开关级原语(在晶体管开关级结构描述) 调用用户定义的原语(在门级结构描述) 模块实例(创建层次结构结构描述) 第1 页/共 15 页 2.2.2 实验用到的原语表 图表1 原语表 2.2.3 Verilog HDL 原语实例化语法 第2 页/共 15 页 2.2.4 4 位二进制同步计数器 第3 页/共 15 页 第4 页/共 15 页 图表2 逻辑实现图 2.2.5 单时钟可逆二进制同步计数器 第5 页/共 15 页 ·采用行为描述的优缺点 · 优点：Verilog 代码描述非常直观 · 缺点：生成的二进制代码效率低 三、主要仪器设备 1. 装有ISE 的计算机系统 1 台 2. Spartan III 实验板 1 套 四、操作方法与实验步骤 4.1 采用结构化描述方法设计一个 4 位二进制同步计数器， 并进行仿真 4.1.1 用Verilog HDL 结构化描述方法，编写4 位二进制同步计 数器代码模块counter_4bit，并检查语法 第6 页/共 15 页 module counter_4bit(clk, Qa, Qb, Qc, Qd, Rc); input wire clk; output wire Qa, Qb, Qc, Qd, Rc; wire Nor_nQa_nQb,vNor_nQa_nQb_nQc; FD FD_A(.C(clk), .D(Da), .Q(Qa)), // D触发器 FD_B(.C(clk), .D(Db), .Q(Qb)), FD_C(.C(clk), .D(Dc), .Q(Qc)), FD_D(.C(clk), .D(Dd), .Q(Qd)); defparam FD_A.INIT = 1b0, FD_B.INIT = 1b0; defparam FD_C.INIT = 1b0, FD_D.INIT = 1b0; INV nQa_L(.I(Qa), .O(nQa)), nQb_L(.I(Qb), .O(nQb))