数字系统第二章触发器剖析.pptx

第二章 触发器 目 录 概述 2.1 基本触发器 2.2 同步触发器 2.3 边沿触发器 2.4 触发器的电气特性 概述 触发器（flip-flop，F/F）：存放二进制数字信号的单元电路。 一、对触发器的基本要求 1、具有两个能自行保持的稳态——0状态和1状态（0状态和1状态表征触发器的存储内容） 2、能够接收、保存和输出信号，即外加触发信号时，电路的输出状态可以翻转；在触发信号消失后，能将获得的新态保存下来。 二、触发器的现态和次态 现态Qn——触发器接收输入信号之前的状态 次态Qn+1——触发器接收输入信号之后的状态 （现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本问题） 概述 三、触发器的分类 从电路结构不同分 1、基本触发器（latch） 2、同步触发器 3、边沿触发器 从逻辑功能不同分 1、RS触发器 2、JK触发器 3、D触发器 4、T触发器 5、T’触发器 触发器 基本触发器 同步触发器 边沿触发器 输入信号直接加到输入端，是触发器的基本电路结构，是构成其他类型触发器的基础。 输入信号经过控制门输入，控制门受时钟信号CP控制。 只在时钟信号CP的上升沿或下降沿时刻，输入信号才能被接收。 2.1 基本触发器 2.1.1 用与非门组成的基本触发器 一、电路组成和逻辑符号 信号输入端低电平有效 用两个与非门交叉连接构成 电路组成 逻辑符号 2.1 基本触发器 一、电路组成和逻辑符号 1 0 0 1 1 0 0 2.1 基本触发器 一、电路组成和逻辑符号 0 1 1 0 1 1 0 1 0 0 2.1 基本触发器 一、电路组成和逻辑符号 1 1 不变 1 1 0 1 1 0 0 0 1 1 2.1 基本触发器 一、电路组成和逻辑符号 0 0 不定 0 0 1 1 1 0 0 0 1 1 ？ 1 1 不变 2.1 基本触发器 Q = Q “保持” Q = 0 0 态 “置 0”或“复位” (Reset) Q = 1 1 态 “置 1”或“置位” (Set) 1 态 0 态 信号同时撤消： 状态不定 (随机) 总结： 波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图 置1 置0 置1 置1 置1 保持 不允许 不定 2.1 基本触发器 2.1.1 用与非门组成的基本触发器 基本RS触发器的特性表 2.1 基本触发器 2.1.1 用与非门组成的基本触发器 基本RS触发器的特性表 基本RS触发器的简化特性表 R S Qn+1 注 0 0 0 1 1 0 1 1 Qn 1 0 不用 保持 置1 置0 不允许 2.1 基本触发器 次态Qn+1的卡诺图 特性方程 触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式 2.1 基本触发器 2.1.2 用或非门组成的基本触发器 输入信号R、S为 高电平有效 用两个或非门交叉连接构成 电路组成 2.1 基本触发器 2.1.2 用或非门组成的基本触发器 或非门组成的基本RS触发器的状态转换表 R高电平有效置0 S高电平有效置1 2.1 基本触发器 基本RS触发器的特点： 主要优点 （1）结构简单，仅由两个与非门或者或非门交叉连接构成。 （2）具有置0、置1和保持功能，其特性方程为 存在问题 （1）电平直接控制，即由输入信号直接控制触发器的输出，电路抗干扰能力下降 （2）R、S之间存在约束，即两个输入不能同时为高电平。 2.1 基本触发器 2.1.3 集成基本触发器 EN＝1时工作 EN＝0时禁止 2.2 同步触发器 在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号，或时钟信号，或时钟脉冲，简称时钟，用CP (Clock Pulse) 表示。 CP－控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器，或时钟触发器，触发器状态的改变与时钟脉冲同步。 同步RS触发器 一、电路组成及工作原理 1. 电路及逻辑符号 与非门G1、G2构成基本触发器，与非门G3、G4是控制门，输入信号R、S通过控制门进行传送，CP称为时钟脉冲，是输入控制信号。 国标符号 同步RS触发器 2. 工作原理 同步RS触发器的特性表 同步RS触发器 2. 工作原理 特征方程 当 CP = 0 保持 当 CP = 1