数字电路基础第四章触发器剖析.ppt

状态图 ? 时序图 [例 4.6.1] 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 CP J K 0 1 00/ 01/ 10 / 11 / 01 / 11 / 00/ 10/ 1 0 0 1 1 1 0 0 0 0 Q 0 1 0 0 1 1 三、时序图 ? 特性表、特性方程、卡诺图、状态图 [例 4.6.2] 已知如下时序图，试列出特性表、特性方程、卡诺图、状态图。 CP J K Q 标出CP 下降沿; 标出下降沿 之前瞬间J、 K、Q的值 0 0 1 0 0 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 标出下降沿 之后瞬间的 Q(Qn+1) 值 0 1 1 0 0 1 1 0 列特性表 、填卡诺图、画状态图(略) 特性方程： 4.7 触发器的电气特性 4.7.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。 4.7.2 动态特性 一、输入信号的建立时间和保持时间 (一) 建立时间 tset 指要求触发器输入信号 先于 CP 信号的时间。 (二) 保持时间 th 指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。 边沿 D 触发器的 tset 和 th 均在 10 ns 左右。 CP D 0 1 0 1 0 1 ≥ ≥ ≥ ≥ 二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态改变所经历的时间。 (一) tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿 D 触发器7474， tPHL ≥ 40 ns。 (二) tPLH 为输出端由低电平变为高电平的传输延迟时间。 7474， ≤ 25 ns。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax ≥ 15 MHz。 P275 4.6 (3) (6) (9) (10) (13) 4.7 (2) (4) 4.9 4.3.2 主从 JK 触发器 (解决 R、S 之间有约束的问题) 一、电路组成及工作原理 从触发器 主触发器 1 G1 G2 G3 G4 G5 G6 G7 G8 CP QM QM Q Q S R J K Q Q 1S C1 1R J CP K R S 1 1S C1 1R Q Q 1S C1 1R J CP K R S 1 1S C1 1R Q Q 1K 1J K J CP C1 国标符号 特性方程： 特性表： J K Q n+1 功能 0 0 0 1 1 0 1 1 Q n 0 1 Q n 保持 置0 置1 翻转 时钟CP下降沿到来时有效 问：此特性表在任何情况下都适用吗？ 否。仅适用于在CP=1期间J、K保持不变的情况。 二、集成主从 JK 触发器 (7472) 1. 逻辑符号 Q Q 1K 1J SD J1 J2J3 CP K1 K2 K3RD C1 S R – – 异步置位、复位端 2. 特性表 保持 置0 置1 翻转 Q n 0 1 Qn 1 1 ? 0 0 1 1 ? 0 1 1 1 ? 1 0 1 1 ? 1 1 不允许 异步置1 异步置0 不用 1 0 0 0 ? ? ? 0 1 ? ? ? 1 0 ? ? ? Qn+1 SD RD CP J K 注 输出 输 入 三、 主要特点 1. 主从控制脉冲触发，完善方便； 2. 存在一次变化问题，抗干扰能力需提高。 Q Q 1S C1 1R J CP K R S 1 1S C1 1R 从 主 0 1 1 0 0 CP =1期间，只有 J 端能输入, G8 被封锁，不论 K 为何值， R = 0，这将可能引起错误。 例如： CP J K S R QM Q Q 0 1 1 1 0 ? ? 0 0 1 0 0 1