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2017-06-07 发布于河南
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Appears in the Proceedings of the 29 International Symposium on Computer Architecture The Optimal Logic Depth Per Pipeline Stage is 6 to 8 FO4 Inverter Delays M.S. Hrishikesh Norman P. Jouppi Keith I. Farkas Doug Burger Stephen W. Keckler Premkishore Shivakumar Department of Electrical and Computer Engineering Western Research Lab Department of Computer Sciences Compaq Computer Corporation The University of Texas at Austin /wrl/ /users/cart Abstract 33 MHz 80 Microprocessor clock fr equency has improved by nearly 40% ) 4 annually over the past decade. This improvement has been o 60 F 66 MHz ( pr ovided, in equal measure, by smaller technologies and d 100 MHz o i