天津大学数字集成电路第八讲动态时序逻辑电路.ppt

第八讲动态时序逻辑电路 天津大学电信学院电子科学与技术系 史再峰 动态Latch 和Register 动态Latch 和Register特点 比静态Latch和Register 简单 基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据） “不破坏地”读信息：因此需要输入高阻抗的器件 动态FF的时钟重叠 动态两相边沿触发器 动态latch 和寄存器的问题 高阻抗的内部动态节点易受噪声源的干扰 漏电影响了低功耗（例如停止时钟以节省功耗）技术 内部动态节点的电压并不跟踪电源电压的变化，从而降低噪声容限 更精确的setup time分析 Setup time的三种定义方法 tsu 为使寄存器出错的最小Data to clock 时间 tsu = min{tDQ } = min{tDC+ f(tDC)} tsu 为使Clock to Q 的时间增加一固定的百分比（5％）Clock to Q的时间及Set up 时间与Clock 及data 变化的方向和斜率有关 Setup Time 图解 Setup/Hold Time图解 Setup Time图解 Setup Time图解 Setup Time 图解 Hold Time图解 Hold Time图解 Hold Time图解 Hold Time图解 Hold Time图解 C2MOS主从正沿触发寄存器 C2MOS FF 0-0