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功耗管理攻略: 19 招降低 20nm UltraScale FPGA 器件功耗 作者：Steve Leibson, 赛灵思战略营销与业务规划总监 在绝大部分使用电池供电和插座供电的系统中，功耗成为需要考虑的第一设计要素。 Xilinx 决定使用 20nm 工艺的 UltraScale 器件来直面功耗设计的挑战，本文描述了在未来的 系统设计中，使用 Xilinx 20nm 工艺的 UltraScale FPGA 来降低功耗的 19 种途径。 1. 制造工艺：TSMC 使用 20SoC 工艺来生产 Xilinx 20nm 的 UltraScale 器件，该工艺采 用 TSMC 第二代 gate-last HKMG （high-K 绝缘层+金属栅极）技术和第三代 SiGe (silicon-germanium)应变技术来实现在低功耗时提高性能。跟 TSMC 28nm 工艺相比， 20SoC 工艺技术能做到器件密度增加 1.9 倍，同时速度提升 30%。 2. 电压调整：TSMC 20SoC 工艺有两种模式，一种是高性能模式（Vcc = 0.95V ），还有 一种是低功耗模式（Vcc = 0.9V ）。20SoC 高性能模式与 TSMC 28HP 和 28HPL 工艺 相比，能提供更高的性能以及更低的静态功耗。低功耗模式跟 TSMC 28HP 工艺相比， 静态功耗要低 65% ，使用TSMC 20SoC 工艺制造的器件的 Vcc 空间使得 Xilinx 能选择 功耗分布曲线上的合适的部分，即在 Vcc 降低到 0.9V 时，在性能上仍然有不错的表现， 但此时的动态功耗却可以下降大约 10%。 © Copyright 2014 Xilinx 图 1 ：20nm 工艺 UltraScale 器件，性能和功耗对比：非常显著的优势 3. 选择功耗最低的器件：Xilinx 20nm UltraScale FPGA 中，在 0.95V 或者 0.9V 下都可以 工作的器件被定义为-1L ，这是基于它们在 0.95V 下的速度等级来定义的。-1L UltraScale 器件的性能和 0.95V ，速度等级为-1 的器件性能相同，和工作在 0.9V ，速 度等级为-1 的器件性能也一致，但是-1L 的定义表示，这类器件的静态功耗是特别低。 在 0.9V 时，光是 Vcc 的下降就可以使得静态功耗下降大约 30%。相比其他 UltraScale FPGA 器件，Xilinx 对-1L 器件的速度和漏电有着更加严格的定义标准，换句话说，只 有那些漏电最低、性能最高的 UltraScale 器件才能称为-1L 器件。 4. 管理 3D IC 的工艺变动：20nm UltraScale FPGA 规模较大，实际上是 3D IC ，采用了 Xilinx 第二代堆叠硅片互联（SSI ）技术，它可以把一个封装里的多个FPGA die 连接 起来。Xilinx 通过在一个封装中组合较高和较低漏电的 die （都在说明书中）来控制整 个 3D IC 的静态漏电功耗，结果是整个封装器件的漏电功耗要远远低于只使用一个 die （具备相同可编程逻辑容量）的封装。 5. 通过 3D IC 集成来缩减 I/O 功耗：和传统的多芯片设计相比，在具备相同的 I/O 带宽的 情况下，基于 SSI 的 3D IC 技术可以使 I/O 互连功耗减小 100 倍。这个激动人心的结 果就是通过把所有的连接都保留在芯片内部来实现的，与把信号驱动到芯片外部相比， 这种做法的功耗显著降低，这种设计理念可以在低功耗的情况下获得令人难以置信的高 速度。 6. 低功耗设计不仅仅停留在工艺级别：在 20nm 工艺节点上，Xilinx 从每一个角度去聚焦 功耗效率。基于动态功耗能减少的百分比，Xilinx 对很多选项都进行了评估，每一项都 会产生相应的风险以及实现的时间。每一个降低功耗的技术，它在性能、成本、设计流 程方法以及总体进度方面的影响也会被评估，被挑选出来的选项最终实现在所有 Xilinx 20nm UltraScale 器件中。