Quartus常遇警告分析.pdf

Quartus 常遇警告分析 1.Found clock-sensitive change during active clock edge at time on register 原因:vector source file 中时钟敏感信号(如:数据,允许端,清零,同步加 载等)在时钟的边缘同时变化.而时钟敏感信号是不 能在时钟边沿变化的.其后 果为导致结果不正确. 措施:编辑vector source file 2.Verilog HDL assignment warning at : truncated with size to match size of target ( 原因:在HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32 位, 将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数 3.All reachable assignments to data_out(10) assign 0, register removed by optimization 原因:经过综合器优化后,输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results 原因:第9 脚,空或接地或接上了电源 措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源. 如果你的设计中这些端口就是这样用的,那便 可以不理会这些warning 5.Found pins ing as undefined clocks and/or memory enables 原因:是你作为时钟的PIN 没有约束信息.可以对相应的PIN 做一下设定就行了. 主要是指你的某些管脚在电路当中起到 了时钟管脚的作用,比如flip-flop 的clk 管脚,而此管脚没有时钟约束,因此QuartusII 把“clk”作为未定义的时钟. 措施:如果 clk 不是时钟,可以加“not clock”的约束;如果是,可以在clock setting 当中加入;在某些对时钟要求不很高的情况下,可以忽 略此警告或在这里 改:AssignmentsTiminganalysissettings...Individual clocks...... 6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack 措施:只影响 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施:将setting 中的timing RequirementsOption--More Timing Setting--setting--Enable Clock Latency 中的on 改 成OFF 8.Found clock high time violation at 14.8 ns on register |counter|lpm_counter:count1_rtl_0|dffs[11] 原因:违反了steup/hold 时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold 时间 措施:在中间加个寄存器可能可以解决问题 9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay 原因:时钟抖动大于数据延时,当时钟很快,而if 等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才 会出现 措施:setting--timing RequirementsOptions--Default req