05_FPGA／CPLD结构及应用p42.ppt

 2.3 CPLD结构与工作原理 (1) 逻辑单元LE 图2-37 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns FLEX 10K器件的级联链操作图—实现多扇入功能 FPGA结构 LE的4种工作模式： LE的运算模式： D Q PRN ENA 级联输入 进位输入 3输入 查找表 DATA1 DATA2 3输入 查找表 1 LE输出 D Q PRN ENA 进位输入 3输入 查找表 1 级联输出 进位输出 DATA1(ena) DATA2(u/d) DATA3(data) DATA4(nload) LE输出 级联输入 3输入 查找表 1 0 进位输出 级联输出 实现加法器、累加器 和比较器功能 实现计数器使能、时钟使能、同步加/减控制和数据加载功能 FPGA结构 LE的加/减计数模式： LE的可清除计数模式 与加/减计数模式类似，实现同步清除信号取代级联信号. FPGA结构 (2) 逻辑阵列LAB是由一系列的相邻LE构成的 图2-38-FLEX10K LAB的结构图 * EDA技术讲义 * MAX7000S系列的结构:含LAB,Microcells,E-PT,PIA,IOC,其他控制线如时钟,OE等 (1) 逻辑阵列块(LAB) 输入信号有 36PIA+全局信号+IO引脚直接输入通道 (2) 宏单元 LAB是最大的逻辑单元. 1LAB由16个宏单元组成,分两组,每组8个,形成2个出借/借用并联扩展项的链.每个宏单元与各自对应的I/O控制块相连. 4个LAB通过PIA和全局总线连接. 全局总线由所有的专用输入,I/O引脚,宏单元反馈构成. 每个LAB的输入信号: 来自PIA的36路通用逻辑输入; 用于寄存器辅助功能的全局控制信号; 从I/O引脚到寄存器的直接输入通道. MAX7000系列单个宏单元: 宏单元由逻辑阵列,PT选择矩阵,可编程触发器构成. 每个宏单元提供5个PT,其中1PT可馈入逻辑阵列. 5个乘积项: 逻辑函数, 辅助输入(clear,reset,clk, clock enable ) 1个乘积项: 反馈; 可编程触发器 可编程触发器可编程为D,T,JK,RS触发器,有3种时钟控制方式:全局时钟,带高电平的全局时钟,来自乘积项的时钟. 2.3 CPLD结构与工作原理 (3) 扩展乘积项 图2-28 共享扩展乘积项结构 16个, 自身反相后做扩展项 图2-29 并联扩展项馈送方式 上个宏单元或门输出送下个宏单元或门输入, 结果再送下个宏单元或门输出, 实现15个与门之或. 3级 15个与项扩展, 共20 个 与项 (8输入与门) 1LAB由16个宏单元组成, 每组8个,形成2个出借/借用并联扩展项的链. 最小编号的宏单元仅能出借, 最大编号的宏单元仅能借用. 宏单元中不用的PT可分配给邻近的宏单元. 2.3 CPLD结构与工作原理 (4) 可编程连线阵列: 固定延时特性 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 图2-30 PIA信号布线到LAB的方式 (5)I/O控制块 工作方式: 输入, 输出, 双向 组成: 三态门 + 使能控制电路 ( 由OE1/OE2之一控制,或接GND, VCC ) 可使I/O引脚单独配置成输入/输出或双向工作方式. 每个IOC由8-16个三态门和使能控制电路组成. I/O引脚的三态输出缓冲器. (5)I/O控制块 图2-31 EPM7128S器件的I/O控制块 EPM7128S器件的I/O控制块有6个全局输出使能信号. (6)时间特性 IOB IR IR CLB IR IR IR IR IR IR CLB CLB IR IR IR IR IR IR IR IR IOB IOB IOB IOB IOB IOB IOB IOB IOB IOB IOB CLB CLB CLB CLB CLB CLB FPGA的基本结构图 可编程逻辑块 可编程I/O模块 可编程互连资源 加载配置数据存储在片外EPROM, 用户控制加载过程即现场编程. FPGA: 内部互连结构由多种不同长度的连线资源组成, 每次布线的延迟可不同, 属统计型结构 。 逻辑单元主体为由静态存