微机原理及接口技术第05章(XP).ppt

微处理器的总线时序和系统总线 第5章：微处理器外部特性及系统总线 教学重点 8088/8086的基本引脚 8088/8086的工作方式 8088/8086的总线时序 系统总线概述 第5章：5.1 8088的引脚信号和总线形成 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 第5章：5.1.1 8088的两种组态模式 8088/8086具有两种组态，构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统，如系统中只有一个8086 8088本身提供所有的系统总线信号 最大组态模式 构成较大规模的应用系统，例如可以接入数值协处理器8087、或和其它的8086构成多处理器系统 8088和总线控制器8288共同形成系统总线信号 第5章：5.1.1 8088的两种组态模式（续） 两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 IBM PC/XT采用最大组态 第5章：8086的引脚图 第5章：8088的引脚图 第5章：5.1.3 最小组态的引脚信号 分类学习这40个引脚（总线）信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 注： 在以下表述中，引脚名称用红色表示该引脚在最大模式下用法不同！ 第5章：1. 数据和地址引脚 AD0 ~ AD15（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低16位地址A15 ~ A0 其他时间用于传送16位数据D15 ~ D0 在DMA方式时，这些信号线处于浮空（第三态） 第5章：1. 数据和地址引脚（续1） A19/S6 ~ A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19 ~ A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6 ~ S3 (见教材P152 表5-3) 第5章：2. 读写控制引脚 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 第5章：2. 读写控制引脚（续1） M/IO*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19 ~ A0提供20位存储器地址 该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15 ~ A0提供16位I/O口地址 第5章：2. 读写控制引脚（续2） 第5章：2. 读写控制引脚（续3） ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD15 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 第5章：2. 读写控制引脚（续4） DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 第5章：2. 读写控制引脚（续5） READY 存储器或I/O口就绪，输入、高电平有效 总线操作周期中，CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期（Tw） 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 第5章：2. 读写控制引脚（续6） BHE*/S7(Bus High Enable/Status) 在总线周期的T1状态，输出BHE信号，表示高８位数据线AD15~AD8上的数据有效 在T2、T3、T4及Tw状态，输出状态信号S7（其实在8086中，S7并未赋予任何实际意义） 第5章：2. 读写控制引脚（续6） SSO*（System Status Output） 最小组态模式下的系统状态输出信号 它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态： 1. 取指 5. 中断响应 2. 存储器读 6. I/O读 3. 存储器写 7. I/O写 4. 过渡状态 8. 暂停 第5章：3. 中断