计算机组成原理实验讲义_2012版.pdf

  第二章 部件实验 本章共设有二个实验，是为课程设计整机实验而准备的。从逻辑功能上讲，每个实验都 可以是 CPU整机实验中的一部分，但从实验本身来说，它又可具有一个独立的逻辑功能，每 个实验的逻辑规模，其用片数均在十片左右。学生可以通过这些实验积累一定的实验经验和 技巧，熟悉一些中、大规模集成电路的使用方法，提高逻辑设计能力，为整机实验打下基础。 实验一 总线及半导体静态存储器实验 一、实验目的 (1)熟悉连接总线的逻辑器件特性和总线传送的实现方法。 (2)掌握半导体静态存储器的存取方法。 总线与存储器是两个内容不同的实验，为了使实验更加紧凑与实用，现将它们列入同一 个实验中。这种安排可以使对存储器的操作环境更符合实际使用情况，不仅便于加深对存储 部件基本工作原理的理解，而且还有助于熟悉总线的结构和使用方法。 通过该实验，可以掌握在总线上扩充部件的方法，为后续的整机实验打好基础。 二、实验原理 1、总线及其连接电路 计算机中部件的连接方式有分散连接和总线连接两种方式，总线连接是最常见的一种方 法，其最大优点是可扩展性好、易实现操作标准化。总线是计算机各部件之间连接的一组信 号线，是部件之间传送信息的公共通路。采用总线结构(总线连接方式)的计算机中，其 CPU(或处理器)、内存和外部设备等都仅与总线连接和进行信息交换。为了实现操作标准化， 需对内存和外部设备进行编址，外部设备与内存可统一编址，亦可独立编址。 由于总线传送的目标部件通常仅有一个，因此，总线数据传送需通过地址信号、数据信 号和控制信号实现，且信号有一定时序要求。为了保证数据传送的正确性，数据传送过程中， 应只有源部件能够发送数据，非源部件不允许向总线传递数据，其输出数据线应呈高阻状态。 为了满足部件与总线连接的输入、输出、高阻要求，通常在部件与总线间增加专用的器件实 现连接。 通常，用于部件与总线连接的器件有两种：TSL 器件(三套总线电路或输出带三态电路 的逻辑器件)和 OC 器件(集电极开路的门电路)。由于集电极开路门构成总线电路时要考虑到 负载能力、阻抗匹配等问题，因而仅适用于小规模的总线场合，故目前已渐渐地为 TSL 器件 所替代。实用的 TSL 器件有多种，就 74 系列集成电路而言已有几十种，其中三态电路总线 1    器件有总线缓冲器/驱动器/接收器、总线发送器等，如 74LS240、74LS241 和 74LS244 等都 是八总线缓冲器/驱动器/接收器，74LS242 和74LS243 是总线收发器。还有不少输出带三态 电路的器件，如 D 触发器、D 锁存器等，它们是可以直接挂上总线的。如 74LS373是带三态 输出的八 D锁存器，74LS374 是带三态输出的八 D 触发器。 建立总线应遵守以下原则： (1)分时性：即挂在总线上的各总线驱动器(发送端)不允许同时向总线发送信息。 (2)一致性：即同一总线中所用的连接总线的器件类型应一致。如均选用三态门(TSL)。 2、半导体静态存储器 实验中半导体静态存储器选用的是 128K×8 位静态存储器 HM628128，其引脚如图 2-1 所示。HM628128 是128K×8b 的随机访问存储器(RAM)，它有17 根地址线(A0～A16)，8位数 据线(I/O0～I/O7)，1 个写控制端(WE )，1 个读控制端(OE )，2 个片选端(CS1 、CS2)。 图 2‐1 静态存储器 HM628128 外部引脚  对静态存储器(SRAM) HM628128 的操作有读、写两种，每种操作大体上均有 2 个步骤， 操作过程中片选端信号必须一直处于有效状态(CS1 ＝0、CS2＝1）。读操作时，先送入地址 和读命令( ＝0、 ＝1)，然后接收所读数据。写操作时，先送入地址和写命令( ＝1、 OE WE OE WE ＝0)，然后送入所