基于Wishbone片上总线的IP核的互联.pdf

CPLD FPGA应用 匮匦嚣雯亟受囹PLD 文章编号：1008-0570(2009)07-2-0151-02 sh n 基于Wiboe片上总线的lP核的互联 IPCoresBasedWishboneBus ．|nterconnectionbetween on (兰州交通大学光电与智能控制教育部重点实验室)陈光武范多旺于超石文静 CHEN FAN YUChaoSIll Guang·wuDuo-wang Wen-jing 摘要：以FPGA技术为基础，以Verilog 互联。 关键词：wishbone总线；可编程门阵列；片上系统 中图分类号：TP303 文献标识码：A toWishbonebus cores basedonFPGAand HDLhavebeen can interfaces Abstract：According protocol，IP Verilog designed．They usedtoconnectIPcores be onSOC． words：Wishbone Key bus；FPGA；SOC 输周期结束。 1引言 信毋名 信号功能描述 CLK们LK0 时钟信号 随着超大规模集成电路的迅速发展，半导体工业进入深亚 RSTl很STo 复伸f二号 00 上改备和从搜鲁之问的数据侑号 微米时代，这给SOC的发展提供了前所未有的机遇和挑战。在 DAT—lfyDAT 地ht-i,；q ADR_O(yADR-l() 进行SOC设计时，由于IP核的设计千差万别，因此这砦IP必1“D“矿IaDO 附加r数据总圣曼的标签，用I传送数据总线们额外信息 TGA 跗加f地址总线的#感，j{jf传店地址总线的额外信息 须遵守相同的接口标准。目前比较流行的片上总线规范有 l(¨GA_O() ACKFACKo 上从设备操作结束方式信号．ACKO／ACK_I表示成功。 ERRI，I三RR0 ARM公司的AMBA、Silco他的Wishbone总线、IBM公司的 Ega_O恒RRJ表示失散：RaY_O／g