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CN 104220980 A 说 明 书 1/7 页 经管理的指令缓存预取 背景技术 发明领域 [0001] 本发明的实施例通常涉及一种用于管理指令缓存预取的方法和设备。 [0002] 相关领域的说明 [0003] 指令缓存是现代微处理器的基本组件。指令缓存的主要责任是为处理器流水线提 供指令流。尽管，在很多情况下，指令缓存未命中导致的停顿对性能没有重大的影响，但是， 对于很多情况，指令缓存未命中对性能确实有重大的影响。众所周知的具有负面影响性能 的弱的指令缓存行为的这些情况的类型的示例是服务器工作量和硬件/ 软件联合设计虚 拟机。 [0004] 为了减少由于指令缓存未命中造成的性能下降，处理器可以使用较大的缓存 (和 / 或较高结合性的缓存) 和/ 或硬件预取器。硬件预取器可以用于预测指令流并授权未来 指令的预取请求。然而，存在构建的硬件预取器方案不能正确预测未来流的情形。 [0005] 典型地，硬件预取器预取通过分支预测引擎预测的指令地址。此分支预测引擎预 测基于分支预测执行的未来指令。因为预取器紧紧地依赖于分支预测引擎，因此只要分支 预测引擎不能正确预测分支的目标，预取器通常就不能授权适当的预取请求。因此，寻求一 种改进的指令缓存预取技术。 附图说明 [0006] 从结合下述附图的下述细节描述中，可以获得本发明的较好理解，其中： [0007] 图1 说明了可与本发明的实施例一起利用的计算机系统结构。 [0008] 图2 说明了可与本发明的实施例一起利用的计算机系统结构。 [0009] 图3 是依据本发明的一个实施例的处理器核的框图，该处理器核包括使能指令缓 存预取的动态优化器。 [0010] 图4 示出了依据本发明的一个实施例的表，其用于存储简档动态信息。 [0011] 图5 是依据本发明的一个实施例的实现动态优化器插入预取请求的预取算法处 理的流程图。 [0012] 细节描述 [0013] 在下面的说明中，出于解释目的，为了提供下面描述的本发明的实施例的彻底的 理解，提出了大量的特殊细节。然而显然，对于本领域技术人员而言，可以无需某些这些特 殊细节来实现本发明的实施例。在其他例子中，在框图形式中示出了公知的结构和设备，以 避免模糊本发明的实施例的基本原理。 [0014] 以下是示例性的计算机系统，在此后的讨论中，其可以被本发明的实施例利用，并 用于在此具体地执行指令。本领域公知的用于膝上型电脑，桌面电脑，手持PC，个人数字 助理，工程工作站，服务器，网络设备，网络集线器，交换器，嵌入式处理器，数字信号处理器 (DSP)，图形设备，视频游戏设备，置顶盒，微控制器，蜂窝电话，便携媒体播放器，手持设备， 4 4 CN 104220980 A 说 明 书 2/7 页 以及各种其他电子设备的其他系统设计和配置也同样适用。通常，此处公开的能够结合处 理器和/ 或其他执行逻辑的多种系统或电子设备通常是适用的。 [0015] 现在参见图1，示出了依据本发明的一个实施例的计算机系统100 的框图。系统 100 可以包括一个或多个处理元件110，115，其耦合到图形存储器控制器中枢 (GMCH)120。 附加的处理元件115 的可选属性在图1 中用虚线表示。每个处理元件可以是单独的核，或 者可选地，包括多个核。处理器元件可以可选地包括除了处理核之外的其他片上元件，例如 集成的存储器控制器和/ 或集成的I/O 控制逻辑。同样，对于至少一个实施例，处理元件的 核可以是多线程的，其中它们可以每个核包括多于一个的硬件线程上下文。 [0016] 图1说明了GMCH 120可以耦合到存储器140，其可以是例如，动态随机存取存储器 (DRAM)。对于至少一个实施例，DRAM 可以与非易失性缓存关联。GMCH 120 可以是芯片组， 或者是芯片组的一部分。GMCH 120 可以与处理器110，115 通信，并控制处理器110，115 以 及存储器140 之间的交互。GMCH 120 还可以作为处理器110，115 和系统100 的其他元件 之间的加速总线接口。对于至少一个实施例，G