【2017年整理】九集成电路设计技术与工具.pptVIP

集成电路设计技术与工具 ;内容提要;9.1 引 言;9.1 引 言;9.1 引 言;9.2 数字逻辑电路模块级设计;晶体管级的数字逻辑电路输入输出电平的变化可以被抽象为高一级别的布尔代数描述，表现为功能相对独立并且具有一定功能的模块。这些模块不再涉及具体的晶体管连接，也不再关心电路结构，只是对电路逻辑行为的抽象，这就是数字逻辑电路的模块级宏模型。用逻辑函数来描述的宏模型属于行为级宏模型。 不论数字电路各模块的规模大小如何，其模块划分的基本原则是：各功能模块之间的连线尽可能少、接口清晰、规模合理、便于独立加以性能描述和应用。 ;9.2.2、宏模型的电气特性 ;9.2.3、版图布局与布线;9.2.3、版图布局与布线;布局时还要考虑的一点就是为布线预留空间。通常的设计是，将前后互联的模块排成一行，行之间预留布线通道。这样，不相邻模块之间以及不同行中的模块之间通过预???布线通道实现互联。行之中相邻两模块之间的电源和地线直接对接，信号线也尽可能直接对接。如果待互联的两信号端点不在同一水平线上，两端点间的连接优选直线而不用直角折线。其原则就是尽可能缩短高速信号互联线的长度。;9.3 模拟电路模块级设计;9.3.1、线性电路宏模型;一、线性电路宏模型;根据一阶模型，无法得到其共模抑制比、带宽、建立时间等重要特性。因此包括CMRR、电源抑制比（PSRR）、高阶零极点传递函数、压摆率、噪声源、输出电压范围、功耗等参数的模型可认为是运算放大器的二阶模型。 ;9.3.2、非线性电路宏模型 ;在锁相环路中，压控振荡器输出对环路起作用的不是瞬时角频率而是它的瞬时相位，而相位是频率对时间的积分。 ; 当不考虑VCO的相位噪声等二阶特性时，其一阶模型为：;9.3.3、版图布局与布线 ;模块级的模拟电路版图设计首先要了解各模块的特点，是大信号还是小信号、高呀大功率还是低压小功率以及大电流路径还是小电流路径等关键问题。然后再进行合理的布局分割，对敏感的模块通过加保护环、PN结隔离等措施加以保护。 在数模混合信号电路的版图布局中，通常将比较器、输出缓冲放大器等大摆幅模拟电路布置在模拟和数字电路之间。 数字电路应该根据速度和功能进行划分。数字输出缓冲器通常要高速驱动电容负载，应远离敏感模拟节点。低速和高速数字电路应依次布置在不敏感模拟电路和数字输出缓冲器之间;数模混合IC版图布局示例 ;当模拟电路和数字电路设计在同一衬底上时，还需要考虑电源线和地线的布线。 通常，数字和模拟电路采用各自独立的电源和地线管脚可以达到最好的抗干扰效果，减小耦合噪声。 ;上图中，通过使用单独的压焊点和管脚，使模拟和数字电路完全分离。 在这种方法依赖于是否有额外可用的管脚和焊盘，这些分离的电源和地在外部应该连接在一起 同一衬底上的模拟电路和数字电路各自使用一个独立的外部电源是不合理的，因为这两种电路在上电时不可能做到完全同步，这样容易引发闩锁效应;9.4 IP设计简介;9.4.1、IP的发展 ;从集成规模上说，现在的IP库已经包含了诸如8051微处理器、数字信号处理器(DSP)、MPEG-III等数字信息压缩/解压器在内的各类IC模块。如今的微电子技术已经具有实现系统集成的功能，因此这些IP便以“核” (Core ) 的形式嵌入到ASIC和SOC中。 从IP设计的来源上说，单纯靠工艺厂设计IP模块已不能满足系统设计师的要求。在市场的驱动下，目前已经有许多集成电路设计公司从事IP核的设计、开发和营销工作。;9.4.2、IP设计的层次 ; IP软核通常是以某种硬件描述语言（HDL）文本提交给用户。该软核已经过行为级设计优化和功能验证，但其中不包含任何具体的物理信息。根据HDL文本，用户可以综合出正确的门电路级网表，并可以进行后续的结构设计，具有较大的灵活性，可以很容易地借助EDA自动综合工具与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器件。; IP硬核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩膜版图和全套工艺文件，是可以直接使用的全套技术。与软核相比，利用硬核进行集成电路设计受到的限制多，但是容易一次流片成功，其进行知识产权的保护也较简单。 ;IP固核的设计介于软核和硬核之间，除完成了门电路级综合和时序仿真等设计环节外，还完成了IP硬核所有的设计。一般以门电路级网表形式提交给用户使用。 另外从功能上划分有嵌入式IP核和通用IP核。嵌入式IP核指可编程IP模块，主要是CPU与DSP。通用IP核模块包括存储器、存储控制器、通用接口电路和通用功能模块等。;9.4.3、IP的标准 ;9.5 本章小结